JPS6367268B2

JPS6367268B2 -

Info

Publication number: JPS6367268B2
Application number: JP54142252A
Authority: JP
Inventors: Toshuki Shimada
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1979-11-02
Filing date: 1979-11-02
Publication date: 1988-12-23
Also published as: BR8007071A; JPS5665314A; CH638646A5; GB2066629B; AU6389980A; CA1193015A; SU1148572A3; ZA806196B; FR2469047B1; GB2066629A; DE3039726A1; ATA536080A; SE452537B; NL8005999A; AT399627B; AU533027B2; FR2469047A1; IT1188868B; DE3039726C2; SE8007667L

Description

【発明の詳細な説明】例えば、デジタルVTRにおいては、カラー映
像信号は、８ビツトのデジタル信号（PCM信号）
に量子化され、このデジタル信号の状態でテープ
に記録され、再生される。

ところが、この場合、記録ヘツドがロータリー
トランスで結合されていると、直流成分や低減成
分がカツトされてレベル変動を生じ、テープ上に
磁化反転を正確に生じさせることができなくな
る。また、再生ヘツドは、鎖交する磁束の時間的
変化によつて出力が現われるので、信号の周波数
が低くなるほど、出力が低下し、直流分は再生で
きない。さらに、アンプのコンデンサやトランス
あるいはロータリートランスにより再生時も直流
分が再生できないだけでなく、低域の伝送特性が
悪くなる。

そして、このように、直流分や低減成分を記録
再生できないときには、再生されたデジタル信号
に波形歪みを生じたり、直流レベルの変動を生じ
たりしているので、誤りを起こしやすくなる。

そこで、一般のデジタルVTRでは、LDCと呼
ばれる信号処理、例えば、LDCの１つである
（４、６；０）符号法では、データーを４ビツト
ごとに６ビツトの別のデジタル信号に変換すると
共に、この６ビツトの信号では、“１”と“０”
の数が同じであるように、その変換を行つてい
る。

従つて、このLDCによれば、伝送系にとつて
好ましくないビツトの組み合わせ、例えば“０”
が連続するような組み合わせを除去でき、信号が
伝送特性に影響されることがない。また、再生さ
れたデジタル信号をPLLに供給してクロツクを
形成する場合、このセロフクロツキングを確実に
行うことができる。

このように、このLDCは、きわめて有効な信
号処理方法であり、（４、６；０）符号法以外の
符号法も考えられている。しかし、このLDCは、
いずれも変換後の信号の冗長度が大きくなりがち
であると共に、検出窓幅（１つの再生パルスを検
出するために使用できる時間）が小さくなる傾向
がある。また、ビツト数の変換に規則性がないの
で、扱うビツト数が大きくなり、大容量のROM
を必要としてLSI化ができないなどの欠点があ
る。

この発明は、このような問題点を解決するシス
テムに関するものである。

まず、用語について定義ないし説明する。

１情報語冗長ビツトのない変換前のデジタル信号。

２符号語冗長ビツトのある変換後のデジタル信号。

LDCでは、ｎビツトの符号語がｍビツト
（ｍ＞ｎ）の符号語に変換される。

３デイスパリテイｍビツトの符号語における“１”の数をｎ
(1)、“０”の数をｎ（０）とするとき、 DSP＝ｎ(1)−ｎ（０）〔ｎ(1)＋ｎ（０）＝ｍ〕で定義される値。例えば、第１図の信号では、
ｎ(1)＝２、ｎ（０）＝３であるから、DSP＝−
１となる。

また、DSP＝０（ゼロデイスパリテイ）のと
き、その符号語は直流分を持たず、DSP＞０
（正デイスパリテイ）なら正の直流分、DSP＜
０（負デイスパリテイ）なら負の直流分を持つ
ことになる。

４ DSV（デジタル・サム・バリエイシヨン）２値信号の“１”、“０”の２値を＋１、−１
に対応させて積分した値。例えば第１図の信号
ではDSV＝−１となる。すなわち、ビツト周
期を単位時時とすれば、DSVはデイスパリテ
イに等しい。

ただし、デイスパリテイは符号語に個有な値
であるのに対し、DSVは符号ビツト列中の任
意の時点で値を持つ。また、連続する２値信号
について始めからDSVを求めた場合、その
DSVが限りなく増加あるいは減少するならば、
その信号は直流分を持ち、DSVが有界ならば、
直流分を持たない。

次に、この発明の前提となるシステムの一例に
ついて説明しよう。

このシステムにおいては、データーをｎビツト
（ｎ≧２の整数）に区切つて１ブロツクの情報語
とし、このｎビツトの符号語をｍビツト（ｍ＞ｎ
の整数）の符号語に対応させてNRZあるいは
NRZIで変復調する。ただし、この場合、１つの
符号語に対して原則としてDSP＞０となる符号
語と、DSP＜０となる符号語を用意しておくと
共に、これまでの出力のDSV（出力として取り出
されたた符号語の始めから現時点までのDSV）
を計算し、そのDSVがDSV≧０ならばDSP＜０
となる符号語、DSV＜０ならばDSP＞０となる
符号語を選択する。

第２図は、ｎ＝４、ｍ＝５の場合の一例を示
し、この例においては、４ビツトの情報語に対し
て５ビツトの符号語CODE＋と、５ビツトの符号
語CODE−とが用意される。この例では、符号語
CODE＋は、もとの情報語のMSBに“０”を付
け加えたものであり、符号語CODE−は、もとの
情報語の“１”、“０”を反転したもの（１の補
数）のMSBに“１”を付け加えて負数としたも
のである。

そして、これら符号語CODE＋、CODE−のデ
イスパリテイを求めると、符号語CODE＋のデイ
スパリテイはDSP＋のようになり、符号語CODE
−のデイスパリテイはDSP−のようになる。な
お、（）内は、そのデイスパリテイを２の補数
により２進表示した値である。

例えば、情報語が〔0101〕であるとすれば、こ
の情報語については、 CODE＋＝00101 DSP＋＝−１（1111） CODE−＝11010 DSP−＝１（0001）である。

従つて、期間Ti、Ti＋₁、Ti＋₂、………にお
ける情報語が、例えば第３図Ａに示すようなもの
であつたとすれば、この情報語に対して用意され
る符号語及びそのデイスパリテイは、第３図Ｂ，
Ｃに示すようになる。そして、第３図Ｆに示すよ
うに、期間Tiの開始時点における出力のDSVが
−５であるとすれば、その符号がマイナスなの
で、期間Tiにはプラスの符号のデイスパリテイ
を持つ符号語、すなわち、＋３のデイスパリテイ
を持つ符号語CODE−が選択される。

そして、期間Tiの終了時時点には、出力の
DSVは、−５からデイスパリテイの大きさ＋３だ
け増加して−２になる。

そして、期間Ti＋₁の開始時点（期間Tiの終了
時点）には、DSV＝−２であるからデイスパリ
テイが逆の符号を持つ、すなわち、＋３のデイス
パリテイを持つ符号語CODE−が選択される。そ
して、期間Ti＋₁の終了時点には、出力のDSV
は、−２から＋３だけ増加して＋１になる。

以下同様にして、符号語CODE＋、CODE−の
うち、これまでの出力のDSVの符号とは逆の符
号のデイスパリテイDSP＋またはDSP−を持つ
符号語が選択される。

従つて、第３図Ｅに示す符号語が出力として取
り出される。なお、DSV＝０は、この例では、
正とみなされる（これは負とみなしてもよいが、
回路が複雑化する）。

第４図は、上述した符号化を行うエンコーダを
示し、１は並列４ビツトの情報語を並列５ビツト
の符号語CODE＋またはCODE−に変換する変換
回路、２はその符号語を並列信号から直列信号に
変換する変換回路である。

すなわち、変換回路１は、イクスクルーシブオ
ア回路１０１〜１０４を有し、これらには情報語
の各ビツトD₀〜D₃が供給されると共に、符号語
CODE＋とCODE−とを選択する選択信号Ssが供
給される。従つて、イクスクルーシブオア回路１
０１〜１０４の出力は、Ss＝“０”のとき、反転
されないD₀〜D₃となり、Ss＝“１”のとき、反転
された₀〜₃となる。そして、これら出力を下
位４ビツトとし、信号SsをMSBとして５ビツト
の並列信号とみなせば、この信号は、Ss＝“０”
のとき符号語CODE＋であり、Ss＝“１”のとき
符号語CODE−である。

そして、この符号語が変換回路２に供給され
る。この変換回路２は、５ビツトの並列入力・直
列出力のシフトレジスタ２０１と、Ｄフリツプフ
ロツプ回路２０２，２０３と、ナンド回路２０４
とを有する。そして、第５図Ａ〜Ｃに示すよう
に、情報語に同期したクロツクてCK１が、フリ
ツプフロツプ回路２０２のＤ入力端子に供給され
ると共に、第５図Ｄに示すようにビツト単位のク
ロツクCK２がフリツプフロツプ回路２０２のク
ロツク端子に供給されて第５図Ｅに示す出力Q₂₀₂
がが取り出され、この出力Q₂₀₂がフリツプフロツ
プ回路２０３のＤ入力端子に供給されると共に、
クロツクCK２がフリツプフロツプ回路２０３の
クロツク端子に供給されて第５図Ｆに示す出力
Q₂₀₃が取り出され、この出力Q₂₀₃と、フリツプフ
ロツプ回路２０２の反転出力とがハンド回路２
０４に供給されて第５図Ｇに示す出力Q₂₀₄が取り
出される。そして、変換回路１からの並列５ビツ
トの符号語がレジスタ２０１の並列入力端子Ａ〜
Ｅに供給されると共に、出力Q₂₀₄がレジスタ２０
１のロード端子Ｌに供給され、クロツクCK２も
レジスタ２０１に供給されてQ₂₀₁＝“０”で、か
つ、クロツクCK２が立ち上がるときに、並列入
力はレジスタ２０１にロードされる。

従つて、レジスタ２０１の出力端子Ｑからは、
第５図Ｈに示すように、出力として直列５ビツト
の符号語が、クロツクCK２に同期して取り出さ
れる。

一方、選択信号Ssは、回路３〜５により形成
される。

すなわち、上述のように、 DSP＝ｎ(1)−ｎ（０）ｎ(1)＋ｎ（０）＝ｍであり、この例では、ｍ＝５であるから DSP＝２・ｎ(1)−５となる。そして、この式において、第１項の値ｎ
(1)を２倍することは、値ｎ(1)のビツトをMSB方
向（左方向）に１ビツトシフトすることと等価で
あり、第２項の値５を引くことは、５の補数
〔1011〕を加えることに等しい。また、ｍ＝５で
あるから、 −５≦DSP≦５であり、デイスパリテイDSPは、符号ビツトも
含めて４ビツトで実現できる。

さらに、符号語CODE＋のMSBは常に“０”
であり、従つて、符号語CODE＋の“１”の数ｎ
(1)は、情報語の“１”の数に等しい。

回路３は、このような考えに基づいて符号語
CODE＋のデイスパリテイDSP＋を求める算出回
路で、これは、ハーフアダー３０１，３０２と、
フルアダー３０３とを有する。すなわち、ハーフ
アダー３０１，３０２は、アンド回路３０１Ａ，
３０２Ａ及びイクスクルーシブオア回路３０１
Ｅ，３０２Ｅにより構成され、このハーフアダー
３０１，３０２に情報語の各ビツトD₀〜D₃が供
給されて２ビツトづつの“１”の数が求められ、
得られた２つの“１”の数がフルアダー３０３に
供給されて情報語の“１”の数、すなわち、符号
語CODE＋の“１”の数ｎ(1)が求められる。

この場合、フルアダー３０３は、Ａ＋Ｂ＝Σ の全加算を行うものであるが、ハーフアダー３０
１，３０２の出力がフルアダー３０３に供給され
るとき、その出力はMSB方向に１ビツトシフト
されてフルアダー３０３の入力端子A₁，A₂，
B₁，B₂に供給され、これにより値ｎ(1)を２倍す
る乗算が加算と同時に行われる。さた、フルアダ
ー３０３の入力端子A₃，B₃，A₀，B₀，C₀（C₀は
キヤリー入力端子）が、A₃＝“１”、B₃＝“０”、
A₀＝B₀＝C₀＝“１”とされて値〔1101〕の加算、
すなわち、値５の減算が実現される。

こうして、フルアダー３０３の出力端子Σ₀，
Σ₁，Σ₂，Σ₃には、符号語CODE＋のデイスパリ
テイDSP＋が２進値で取り出される。ただし、
この場合、端子Σ₃が符号ビツト（MSB）、端子Σ₀
がLSBに対応する。また、Σ₀＝A₀＋B₀＋C₀であ
るから、常にΣ₀＝“１”である。

さらに、この算出回路３は、変換回路１から取
り出された符号語のデイスパリテイも計算する。
すなわち、イクスクルーシブオア回路３０４〜３
０６が設けられ、これらにフルアダー３０３の出
力Σ₁〜Σ₃が供給されると共に、選択信号Ssが供
給される。従つて、フルアダー３０３の出力Σ₀
をLSBとし、イクスクルーシブオア回路３０４
〜３０６を上位３ビツトとすれば、この４ビツト
の信号は、Ss＝“０”のときDSP＋であり、Ss＝
“１”のときDSP−であるから、この４ビツトの
信号は変換回路１からの符号語のデイスパリテイ
である。

そして、回路４が具体的に選択信号Ssを形成
する形成回路である。すなわち、現時点の符号語
CODE＋のデイスパリテイDSP＋の符号と、これ
までの出力のDSVの符号とを比較し、これらの
符号が異なるときには、符号語CODE＋を選択
し、等しいときには、符号語CODE−を選択すれ
ば、現時点の符号語のデイスパリテイの符号と、
これまでの出力のDSVの符号とは異なることに
なる。

そこで、形成回路４においては、フルアダー３
０３の符号ビツトΣ₃が、イクスクルーシブオア
回路４０１に供給されると共に、後述するラツチ
５０５から現時点よりも前の出力のDSVの符号
ビツトQ₃が取り出され、このビツトQ₃がイクス
クルーシブオア回路４０１に供給され、このイク
スクルーシブオア回路４０１の出力がインバータ
４０２に供給され、このインバータ４０２の出力
が選択信号Ssとして取り出される。

この場合、これまでの出力のDSVは、演算回
路５により求められている。すなわち、この演算
回路５は、フルアダー５０１と、４ビツトのラツ
チ５０２とを有し、フルアダー３０３の出力Σ₀
及びイクスクルーシブオア回路３０４〜３０６の
出力が、フルアダー５０１の入力端子A₀〜A₃に
供給されると共に、ラツチ５０２の出力Q₀〜Q₃
がフルアダー５０１の入力端子B₀〜B₃に供給さ
れ、このフルアダー５０１の出力Σ₀〜Σ₃がラツ
チ５０２の入力端子I₀〜I₃に供給される。また、
ラツチ５０２には、クロツクCK１が供給される。

従つて、変換回路１からの符号語のデイスパリ
テイが、フルアダー５０１において、ラツチ５０
２に保持されていた現時点の直前までの出力の
DSVに加算され、この加算結果がラツチ５０２
に保持される。従つて、ラツチ５０２には出力と
して取り出された符号語のDSVがラツチされて
いることになる。

こうして、このシステムによれば、情報語が符
号語に変換されるが、この場合、特にこのシステ
ムによれば、出力として取り出された符号語の総
計のDSVの符号とは、逆の符号のデイスパリテ
イを持つ符号語を出力としているので、出力とし
て取り出された符号語のDSVの絶対値は、符号
語のビツト長ｍ以下であり、発散することがな
い。また、ランレングス（“０”または“１”の
一方が連続すること）も制限される。従つて、直
流分や低域成分の伝送できない磁気記録再生系で
も、記録再生が容易であり、確実であると共に、
セルフクロツキングも確実にできる。

しかも、符号語は情報語よりも１ビツト多くす
るだけでも上述の効果を発揮でき、冗長度を小さ
くできると共に、検出窓幅を広くできる。また、
符号化の規則も単純にすることができ、ハードウ
エアを簡単にでき、IC化が容易である。

第６図は上述の符号語をもとの情報語に復号す
るデコーダの一例を示す。すなわち、符号語は情
報語に対して第２図に示す関係にあるので、符号
語のMSBが“０”なら下位４ビツトがそのまま
情報語であり、MSBが“１”なら下位４ビツト
の“０”、“１”を反転したものが情報語である。

第６図のデコーダは、このような論理により復
号を行うもので、７０１は５ビツトの直列入力・
並列出力のシフトレジスタ、７０４は５ビツトの
ラツチを示し、再生された符号語がレジスタ７０
１の入力端子Ｉに供給されると共に、クロツク
CK２が供給されて出力端子Q₀〜Q₄に符号語が並
列に取り出され、この符号語がラツチ７０４の入
力端子I₀〜I₄に供給されると共に、クロツクCK
１が供給されて出力端子Q₀〜Q₄に符号語がラツ
チされて取り出される。そして、この符号語の下
位４ビツトがイクスクルーシブオア回路７１０〜
７１３に供給されると共に、符号語のMSBがイ
クスクルーシブオア回路７１０〜７１３に供給さ
れる。

従つて、イクスクルーシブオア回路７１０〜７
１３からは、もとの情報語がが並列に取り出され
る。

以上がこの発明の前提となるシステムの一例で
ある。

ところで、上述の例において、出力のDSVが
０のときには、次の符号語のデイスパリテイは正
負いずれでもよいが、直前の符号語のデイスパリ
テイの正負と一致すると、“０”または“１”が
長く連続し、セルフクロツキングに悪影響を与え
ることが考えられる。

この発明は、そのような問題点を解決しようと
するものである。

このため、この発明においては、例えば第７図
に示すように、補正回路６を設け、これにより
DSV＝０のときには、直前の符号語のデイスパ
リテイの符号とは異なる符号のデイスパリテイを
持つ符号語を次に選択するものである。

すなわち、イクスクルーシブオア回路５０３か
ら符号語のデイスパリテイの符号ビツトが取り出
されてＤフリツプフロツプ回路６０１のＤ入力端
子に供給されると共に、クロツクCK１がフリツ
プフロツプ回路６０１に供給される。従つて、フ
リツプフロツプ回路６０１には、次の情報語に対
する符号語が取り出されるまで、直前の符号語の
デイスパリテイの符号がホールドされている。

そして、ラツチ５０５から反転出力₀〜₃が
取り出され、これがナンド回路６０２に供給され
る。そして、出力のDSVが０でないときには、
ナンド回路６０２の出力は“１”なので、ラツチ
５０５の出力Q₃がナンド回路６０３，６０４を
通じてイクスクルーシブオア回路４０１に供給さ
れる。従つて、出力のDSVが０でないときには、
第４図の回路と同様の動作が行われる。

しかし、出力のDSVが０のときには、ラツチ
５０５の出力₀〜₃がすべて“１”になつてナ
ンド回路６０２の出力が“０”になり、この出力
がインバータ６０５により反転されてナンド回路
６０６に供給されるので、フリツプフロツプ回路
６０１のＱ出力がナンド回路６０６，６０４を通
じてイクスクルーシブオア回路６０１に供給され
る。従つて、出力のDSVが０のときには、直前
の符号語のデイスパリテイの符号とは異なる符号
のデイスパリテイを持つ符号語が次に選択され
る。

従つて、この発明によれば、出力として取り出
される符号語に“０”または“１”が長く連続す
ることがなく、セルフクロツキングに悪影響を与
えることがない。

次に、この発明の前提となるシステムの他の例
について説明する。

第８図及び第９図は、それぞれ算出回路３の回
路３０１〜３０３の他の例を示す。第８図の例は
第２図を真理値表とみなして積和形式の論理回路
で実現したものであり、PLAに応用してIC化も
容易である。

また、第９図の例は、第４図の場合と同様の処
理を行うものである。

上述の例においては、情報語と符号語CODE＋
の下位４ビツトが等しいように符号化している
が、これは特に等しくする必要はなく、１つの情
報語に対してDSP＞０となる符号語と、DSP＜
０となる符号語とが用意され、かつ、符号語に重
なりがなければよく、ｎ＝４、ｍ＝５の場合で
も、例えば第１０図に示すように符号語CODE
＋、CODE−を形成することもできる。すなわ
ち、この例では、符号語CODE＋ではDSP＞０、
符号語CODE−では、DSV＜０となる場合であ
る。

第１１図はこのような符号化を行うエンコーダ
の一例を示す。

すなわち、変換回路１，２及び演算回路５は、
第４図の例と同様に構成される。

また、第１０図によれば、デイスパリテイ
DSP＋、DSP−のMSBは、符号語CODE＋、
CODE−に対応した符号ビツトであり、LSBは常
に“１”であると共に、中位２ビツトだけが変化
している。また、現在の符号語のデイスパリテイ
の符号ビツトと、それよりも前の出力のDSVの
符号ビツトとは、異なるように制御している。

そこで、算出回路３は、インバータ３１１〜３
１４，３２２、アンド回路３１６〜３２１及びイ
クスクルーシブオア回路３２３，３２４により情
成され、アンド回路３１５及びナンド回路３２１
から符号語CODE＋のデイスパリテイDSP＋の中
立２ビツトが取り出される。そして、この中位２
ビツト及びラツチ５０２からの符号ビツトQ₃と
に基づいて、インバータ３２２、イクスクルーシ
ブオア回路３２３，３２４からデイスパリテイ
DSP＋、DSP−の上位３ビツトが取り出される。
なお、LSBは常に“１”である。

さらに、形成回路４は、ナンド回路４１１〜４
１５及びイクスクルーシブオア回路４１６により
構成され、Ss＝“０”のときにはDSP＜０の符号
語CODE−、Ss＝“１”のときにはDSP＞０の符
号語CODE＋を選択するようにされる。

第１２図に示す例においては、第１１図のエン
コーダの回路１，３，４をROM１１０とした場
合である。この場合、このROM１１０は、１語
８ビツトで32語のものでもよく、この例では、ア
ドレスA₀〜A₃に情報語のビツトD₀〜D₃に供給さ
れ、アドレスA₄に選択信号Ssが供給されてデー
タ出力D₀〜D₄に符号語が取り出されると共に、
データ出力D₅〜D₇にデイスパリテイの上位３ビ
ツトが取り出される。

第１３図に示す例においては、回路３，５をア
ツプダウンカウンタで実現した場合である。すな
わち、出力のDSVは、もともと符号化開始時点
から現在までの出力の“１”、“０”を＋１、−１
に対応させて積分したものであるから、その出力
の“１”の数をアツプカウントし、“０”の数を
ダウンカウントすれば、そのカウント値のMSB
は、出力のDSVの符号ビツトに等しい。

そこで、第１３図の例においては、回路１，
２，４が第１１図のエンコーダと同様に構成され
ると共に、４ビツトのバイナリアツプダウンカウ
ンタ３１０が設けられ、これにクロツクCK２と
は逆相のクロツクCK３がカウント入力として供
給され、レジスタ２０１からの直列の符号語がカ
ウンタ３１０にアツプカウント・ダウンカウント
のモード信号として供給される。そして、カウン
タ３１０のカウント値のMSBである出力Q₃が形
成回路４に供給される。

第１４図は、ｎ＝８、ｍ＝９の場合のエンコー
ダの一例を示し、この例においては、第４図のエ
ンコーダと同様の符号化を行うもので、すなわ
ち、第１５図に示すように、情報語のMSBに
“０”を付け加えたものが符号語CODE＋とされ、
情報語の“１”、“０”を反転したもののMSBに
“１”を付け加えて負数としたものが符号語
CODE−とされる。

従つて、エンコーダは、第４図のエンコーダと
基本的に同様に構成され、変換回路１はイクスク
ルーシブオア回路１０１〜１０８を有し、変換回
路２は８ビツトの並列入力・直列出力のシフトレ
ジスタ２０１の直列入力端子ＳにＤフリツプフロ
ツプ回路２０５の出力が供給されて９ビツト化さ
れる。

また、符号語のデイスパリテイは、符号ビツト
も含めて５ビツトで表現できるが、デイスパリテ
イのLSBは常に“１”なので、上位４ビツトだ
けを求めればよい。そして、算出回路３には
ROM３３０が設けられ、そのアドレスA₀〜A₇に
情報語が供給されて符号語CODE＋の上位４ビツ
トがデータ出力D₀〜D₃として取り出され、イク
スクルーシブオア回路３０４〜３０７により符号
語CODE＋またはCODE−のデイスパリテイDSP
＋またはDSP−とされる。

さらに、演算回路５は、４ビツトのフルアダー
５０１及び４ビツトのラツチ５０２にフルアダー
５０４が追加されて５ビツト化される。

第１６図は、第１４図のエンコーダに対応した
デコーダを示し、これは原理的には、第６図のデ
コーダと全く同じで、ビツト数だけが増えている
ものであり、７０２は４ビツトの並列入力・直列
出力のシフトレジスタ、７０５は４ビツトのラツ
チであり、イクスクルーシブオア回路７１０〜７
１７から情報語が並列に取り出される。

第１７図〜第１９図は、ROM３３０を具体的
な論理回路で構成する場合、すなわち、符号語の
デイスパリテイを求める回路の一例を示し、回路
３３１は第２０図に示すように構成され、回路３
３２は第８図に示す回路３０１〜３０３である。

そして、第１７図の例においては、８ビツトの
情報語に“０”が付け加えられて符号語CODE＋
とされたものが、４ビツトの組と５ビツトの組と
に分割され、それぞれのデイスパリテイが回路３
３１，３３２で求められ、そのデイスパリテイが
フルアダー３０３で加算されて符号語CODE＋の
デイスパリテイDSP＋が求められる。この場合、
４ビツトの組は、ビツト数が偶数であるからデイ
スパリテイのLSBは“０”であり、５ビツトの
組は、ビツト数が奇数であるからデイスパリテイ
のLSBは“１”であり、従つて、両者の加算は、
上位３ビツトを加算してLSBを“１”とすれば
よい。また、加算結果は、符号ビツトを含めて５
ビツトになるので、回路３３１，３３２で求めら
れたデイスパリテイの符号ビツトは拡張される。

また、第１８図の回路は、符号語CODE−のデ
イスパリテイDSP−を求める場合であり、従つ
て、この場合には、第１４図のエンコーダにおい
て、レジスタ２０１の入力Ｈには、インバータを
通じて信号Ssが供給される。

さらに、第１９図の回路もデイスパリテイ
DSP−を求めるもので、符号ビツトの拡張は第
１７図と同様である。

第２１図は、ｎ＝８、ｍ＝10の場合のエンコー
ダの一例を示し、この例においては、第２２図に
示すように、情報語の上位２ビツト（MSB及び
2SB）に、“10”を付け加えたものが符号語
CODE＋とされ、この符号語CODE＋の“１”、
“０”を反応したものが符号語CODE−とされた
場合である。

この場合には、符号語のビツト数が偶数なの
で、デイスパリテイが０になる符号語もあり、ま
た、付加した２ビツトのデイスパリテイは０であ
るから、情報語と符号語とは、デイスパリテイの
絶対値が等しい。さらに、符号語は偶数なので、
そのデイスパリテイのLSBは常に０であり、出
力のDSVのLSBも常に０である。

そして、このエンコーダは、符号語が10ビツト
になつているだけで基本的には、第１４図のエン
コーダと同じであり、イクスクルーシブオア回路
１０１〜１０８及びインバータ１０９により符号
語CODE＋またはCODE−が形成される。また、
４ビツトの並列入力・直列出力のシフトレジスタ
２１１〜２１３により10ビツトの並列直列変換が
される。

さらに、符号語CODE＋のデイスパリテイDSP
＋がROM３３０によつて求められる。この場
合、そのデイスパリテイDSP＋は５ビツトであ
るが、LSBは常に０なので、上位４ビツトだけ
がROM３３０から取り出される。そして、イク
スクルーシブオア回路３０４〜３０７によりデイ
スパリテイDSP＋またはDSP−とされる。

なお、このエンコーダのROM３３０は第１９
図の回路とすることができる。ただし、この場
合、第２０図の出力Poは不要である。

第２３図は、第２１図のエンコーダに対応した
デコーダの一例を示し、これも原理的には第６図
のデコーダと同様のもので、４ビツトの直列入
力・並列出力のシフトレジスタ７０１〜７０３及
び４ビツトのラツチ７０４〜７０６が設けられ、
イクスクルーシブオア回路７１０〜７１７から情
報語が並列に取り出される。

なお、この場合、符号語の上位２ビツトは必ず
“10”または“01”であり、“11”及び“00”のと
きは、誤りである。従つて、イクスクルーシブオ
ア回路７１８の出力が“１”ならば、その情報語
は正しく、“０”ならば誤りであることがわかる。

なお、上述においては、情報語のMSBにビツ
トを付加して符号語としたが、この付加ビツトは
どこであつてもよい。すなわち、１つの符号語に
はただ１つの情報語が対応し、かつ、符号語が重
なり合わないように、１つの情報語に対して正デ
イスパリテイの符号語と、負デイスパリテイの符
号語とを対応させ、直前までの出力のDSVの符
号とは逆の符号のデイスパリテイの符号語をエン
コード出力として取り出せばよい。

また、符号語のビツト数ｍが偶数の場合には、
０デイスパリテイの符号語も得られるので、この
場合には、ある情報語に対しては、０デイスパリ
テイの符号語を対応させ、残る情報語には１つの
情報語に対して正デイスパリテイの符号語及び負
デイスパリテイの符号語を対応させてもよい。あ
るいは、ある情報語に対しては、０デイスパリテ
イの符号語及び正デイスパリテイの符号語を対応
させ、他の情報語には０デイスパリテイの符号語
及び負デイスパリテイの符号語を対応させると共
に、残る情報語には正デイスパリテイの符号語及
び負デイスパリテイの符号語を対応させてもよ
い。

従つて、以上を要約すれば、次のとうりであ
る。

データをｎビツトに区切つて情報語として扱
い、これをｍビツトの符号語に対応させてNRZ
で変復調する。このとき、一つの情報語に複数
（原則的には２つで、場合によつて１つ）の符号
語を対応させ、個有の規則によつて対応する符号
語を選択する。このとき、一つの符号語には必ず
ただ一つの情報語だけを対応させる。また、一つ
の情報語に対応する複数の符号語は次のいずれか
になるようにする。

(a) １つ以上のゼロデイスパリテイ符号 (b) ゼロデイスパリテイ符号と正デイスパリテイ
符号 (c) ゼロデイスパリテイ符号と負デイスパリテイ
符号 (d) 正デイスパリテイ符号と負デイスパリテイ符
号そして、直前の符号語が終つた時点の出力の
DSVを求め、次の情報語を符号語に変換すると
き、次のような選択基準を設ける。

直前の出力のDSVが正で、次に変換する情報
語に対応する符号語が (a)の場合はDSVが変化しないので任意のもの
を選んでよい。このとき他の選択基準を加えても
よい。

(b)の場合は正デイスパリテイ符号を用いると
DSVの絶対値が増加してしまうので、ゼロデイ
スパリテイ符号を選択する。

(c)の場合はDSVの正負を逆にする方向に変化
させるために負デイスパリテイ符号を選択する。

(d)の場合は(c)と同様に負デイスパリテイ符号を
選ぶ。

直前の出力DSVが負で、次に変換する情報語
に対応する符号語が (a)の場合はDSVが変化しないので任意のもの
を選んでよい。このとき他の選択基準を加えても
よい。

(b)の場合は正デイスパリテイ符号を選択する。

(c)の場合はゼロデイスパリテイ符号を選択す
る。

(d)の場合は正デイスパリテイ符号を選択する。

直前のDSVがゼロのときは、ゼロデイスパリ
テイ符号があれば、それを選び、なければデイス
パリテイの絶対値の小さい符号を選ぶのが望まし
いが、任意のものを選んでもよい。

そして、以上のように符号化を行うエンコーダ
は、第２４図〜第２６図に示すようにまとめるこ
とができる。すなわち、１は、ｎビツトの並列の
情報語をｍビツトの並列の符号語へ変換する変換
回路、２はｍビツトの並列の符号語を直列に変換
する変換回路、８は変換されたｍビツトの符号語
の終りにおけるDSVを求め、次に変換する符号
語の正負を決定して選択信号Ssを変換回路１に
供給する回路で、これは、回路３〜５を有する。

そして、第２４図のエンコーダは、第４図、第
７図、第１１図、第１２図、第１４図、第２１図
のエンコーダに対応し、情報語から選択信号Ss
を形成するものである。また、第２５図のエンコ
ーダは第１３図のエンコーダに対応し、直列化さ
れた符号語から選択信号Ssを形成するものであ
る。そして、第２６図のエンコーダは、並列の符
号語から選択信号Ssを形成するものである。

また、補正回路６は、どのエンコーダにも設け
ることができる。さらに、符号語の“１”の数ｎ
(1)の代わりに“０”の数ｎ（０）を数えて DSP＝５−２・ｎ（０）からデイスパリテイを求めることもできる。

【図面の簡単な説明】

第１図〜第６図、第８図〜第２６図はこの発明
の前提となるシステム及びその説明のための図、
第７図はこの発明の一例の接続図である。１，２は変換回路、３は算出回路、４は形成回
路、５は演算回路、６は補正回路である。

Claims

【特許請求の範囲】

１ｎビツト（ｎ≧２）の情報語をｍビツト（ｍ
＞ｎ）の符号語に符号化する２値信号の符号化方
法において、各情報語には、１つのゼロデイスパ
リテイの符号語またはゼロデイスパリテイ、正デ
イスパリテイまたは負デイスパリテイの符号語か
ら符号語が重なり合わないように選択された複数
の符号語を対応させ、予め直前の情報語に対応す
る直前の符号語の終わりにおけるDSVの極性に
よつて、上記符号語を含んだDSVの値がゼロに
向つて変化するように変換する符号語を選択して
符号化し、符号化された直列の符号語列の伝送波
形の直流成分を除去するようにした２値信号の符
号化方法において、上記直前の符号語の終わりに
おけるDSVの値が０であるか否かを検出し、０
の場合には、上記直前の符号語のデイスパリテイ
の極性とは異なる極性の符号語を選択するように
した２値信号の符号化方法。