CH638646A5

CH638646A5 - Procede et appareil de codage d'un signal numerique.

Info

Publication number: CH638646A5
Application number: CH798480A
Authority: CH
Inventors: Toshiyuki Shimada
Original assignee: Sony Corp
Priority date: 1979-11-02
Filing date: 1980-10-27
Publication date: 1983-09-30
Also published as: JPS5665314A; DE3039726C2; DE3039726A1; JPS6367268B2; NL8005999A; AU6389980A; FR2469047B1; SE452537B; AU533027B2; FR2469047A1; CA1193015A; IT8025717A0; BR8007071A; SU1148572A3; GB2066629B; ZA806196B; US4499454A; AT399627B; ATA536080A; SE8007667L

Description

La présente invention concerne un procédé et un appareil permettant de coder un mot d'information et, plus particulièrement, de coder un mot d'information de n bits sous la forme d'un mot code de m bits où la composante de courant continu 40 des mots code successifs est réduite au minimum et où n 3=2 et m >n.

Différentes techniques ont été mises au point pour transmettre, ou transporter, un signal numérique à plusieurs bits, par exemple un signal numérique de n bits, d'un emplacement ou 45 support à un autre, dans lesquelles le signal numérique qui est finalement reçu présente une fidélité suffisante pour que le signal initial puisse être rétabli. Par exemple, les signaux numériques sont codés en représentation de «non-retour à zéro (NRZ)», sont codés sous diverses formes de codes de correction 50 d'erreur, et sont modulés sur la base de différentes techniques de modulation afin de réduire les erreurs et d'assurer un rétablissement convenable des signaux numériques initiaux.

Alors qu'un grand nombre des techniques mentionnées ci-dessus sont satisfaisantes, elles ne sont pas toutes utilisables 55 lorsque, par exemple, on doit enregistrer magnétiquement de façon directe un signal numérique. Une application avantageuse de l'enregistrement numérique direct se trouve dans le domaine de l'enregistrement des signaux vidéo. De façon typique, on utilise des magnétoscopes pour enregistrer des signaux vidéo, 60 par exemple un signal vidéo en couleur composite, sous forme analogique. Toutefois, les avantages des techniques numériques relatives à l'obtention de reproductions exactes d'une haute fidélité peuvent être utilisés dans des dispositifs d'enregistrement vidéo numériques. C'est pourquoi la technique antérieure a pro-65 posé des magnétoscopes numériques, dans lesquels un signal vidéo en couleur est échantillonné et chaque échantillon est transformé en un signal numérique de n bits (par exemple de 8 bits). Des échantillons de 8 bits successifs du signal vidéo en

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couleur sont enregistrés sur une bande magnétique par une ou au nombre des bits «0», le mot code présente une disparité plusieurs têtes rotatives. Un exemple d'un semblable magnétos- nulle. Cette technique de codage à disparité faible est connue cope numérique est décrit de façon plus détaillée dans la de- sous le nom de «technique de codage (4, 6; 0)», ceci signifiant mande de brevet japonais n° 138 107/79 déposée le 25 octobre qu'un mot d'information de 4 bits initial est codé sous la forme

1979 par la demanderesse. s d'un mot code de 6 bits ayant une disparité nulle. On notera

Dans un tel magnétoscope numérique, le signal numérique qu'un code à 4 bits peut représenter seize mots différents. Pour de 8 bits est fourni à une tête rotative par l'intermédiaire d'un un mot de 6 bits, il existe vingt mots distincts qui contiennent un amplificateur d'enregistrement et d'un transformateur rotatif. nombre égal (c'est-à-dire trois) de bits «0» et «1». De plus,

Le transformateur ainsi que l'amplificateur ne peuvent trans- chaque représentation par un mot code de 6 bits d'un mot d'in-

mettre, ou laisser passer, un signal de courant continu. Par con- io formation de 4 bits peut présenter une durée de répétition ac-séquent, la composante de courant continu du signal numérique, ceptable. Ainsi, le nombre de bits «1» ou «0» consécutif d'un c'est-à-dire les niveaux de courant continu qui représentent les mot code de 6 bits ne doit pas être trop grand.

états logiques binaires «1 » et «0», est éliminée. Ceci signifie que le signal numérique est enregistré sans sa composante initiale de Toutefois, si la technique de codage à disparité faible (4, 6;

courant continu. Il s'ensuit que la version enregistrée du signal 15 0) est utilisée pour coder un échantillon vidéo de 8 bits destiné à

numérique initial peut être sensiblement déformée, et ceci em- l'enregistrement numérique, il est nécessaire de représenter pêche une reproduction exacte du signal numérique initial. De chaque échantillon vidéo, ou mot d'information, de 8 bits sous la plus, pendant la reproduction du signal numérique à partir de la forme d'un mot code de 12 bits. Parmi ces douze bits, quatre bits bande magnétique, s'il existe une composante de courant conti- ne représentent pas d'information utile et sont donc redondants,

nu rémanente, les éléments du circuit de reproduction tendent à 20 Dans un mot code de 6 bits simplifié, deux bits sont redondants,

empêcher la reproduction de cette composante rémanente Ainsi, ces bits supplémentaires ne sont fournis que pour amener même. En outre, si le nombre de transitions du signal numéri- une faible disparité permettant de réduire la composante de que enregistré est faible, par exemple si la durée de répétition courant continu du signal numérique à enregistrer. Lorsque de successive d'états «0» et « 1 » est grande, le niveau du signal tels bits redondants sont enregistrés, il s'ensuit une plus grande numérique reproduit subit une réduction. Par conséquent, pour 25 densité d'enregistrement sur le support. Ceci signifie que, pour minimiser la déformation au cours de l'enregistrement et, ulté- une aire d'enregistrement spécifiée qui contenait antérieure-

rieurement, de la reproduction d'un signal numérique, il est ment quatre (ou huit) bits d'information, il est placé six (ou souhaitable de minimiser la composante de courant continu des douze) bits. De plus, lorsque six bits sont enregistrés dans une signaux initiaux. aire qui contenait précédemment quatre bits, la largeur de cha-

Si, par exemple, on représente un bit « 1 » par un niveau de 30 cun de ces six bits est réduite relativement à la largeur de chacun courant continu de +1 V, et un bit «0» par un niveau continu de des quatre bits initiaux. Ceci réduit ce qu'on appelle la «fenêtre

— 1 V, alors un signal [10], constitué d'un bit «1 » suivi d'un bit de détection» durant laquelle un bit reproduit peut être détecté.

«0», présente une composante de courant continu nulle. La . Par conséquent, il existe alors une plus grande possibilité d'in-

combinaison de bits telle que [100] présente une composante de traduction d'erreurs dans le mot code à faible disparité repro-

courant continu égale à — 1. La combinaison de bits [1001] 35 duit. Un autre inconvénient de ce type de technique de codage à

présente une composante continue égale à 0. Ainsi, on peut faible disparité est que, s'il est fait appel à une mémoire fixe penser qu'un mot de plusieurs bits possède une composante de pour coder un mot d'information de 8 bits sous la forme d'un courant continu qui est égale à la différence entre le nombre des mot code de 12 bits, il faut que la capacité de mémorisation de la bits « 1 » et celui des bits «0» que contient le mot de plusieurs mémoire fixe soit élevée. Il est donc difficile de construire un bits. Dans la description suivante, on appellera «disparité» cette 40 codeur à faible disparité satisfaisant sous forme de circuit inté-

composante de courant continu du mot de plusieurs bits. Si la gré à grande échelle.

disparité d'un mot numérique est positive, c'est que le nombre de bits «1» dépasse celui des bits «0» dans ce mot. Inversement, C'est pourquoi l'objet de l'invention consiste à proposer un si la disparité d'un mot numérique est négative, c'est que le procédé et un appareil permettant de coder des mots d'informa-

nombre des bits « 1 » est inférieur à celui des bits «0». Un mot 45 tion successifs suivant des mots code présentant une composante numérique formé d'un nombre impair de bits présentera une de courant continu minimale.

disparité non nulle, dont la valeur absolue représente le nombre La description suivante, conçue à titre d'illustration de l'inde bits d'un état en excès du nombre de bits de l'autre état, et le vention, vise à donner une meilleure compréhension de ses ca-signe (c'est-à-dire le signe + ou le signe — ) indique si le nom- ractéristiques et avantages; elle s'appuie sur les dessins annexés bre des bits «1 » dépasse celui des bits «0» (disparité positive) ou 50 parmi lesquels:

si le nombre des bits «0» dépasse celui des bits « 1 » (disparité _ \a figure 1 est un diagramme de forme d'onde d'un signal négative). Un mot de plusieurs bits formé d'un nombre pair de numérique de 5 bits, servant à faciliter la compréhension de bits peut présenter une disparité positive, une disparité négative l'invention ;

ou une disparité nulle, ce dernier cas indiquant que le nombre _ ia figure 2 est un tableau représentant les mots code de 5

des bits « 1 » est égal à celui des bits «0». 55 possibles, ainsi que leurs disparités respectives, qui peuvent

Une technique permettant de maintenir une composante de être utilisés pour représenter des mots d'information de 4 bits;

courant continu dans le signal numérique initial, ceci amenant - les figures 3A à 3F sont des diagrammes de cadencement une réduction de la distorsion du signal numérique reproduit, et de formes d'onde servant à faciliter la compréhension de consiste à utiliser un code dit à disparité basse. Selon le codage à l'invention;

disparité basse, un signal numérique initial est transformé en un 60 - la figure 4 est un diagramme logique d'un mode de réali-

signal numérique comportant un plus grand nombre de bits, le sation de codeur selon l'invention;

nombre total des bits de ce signal numérique transformé étant _ les figures 5 A à 5H sont des diagrammes de formes un nombre pair. Par exemple, si le signal numérique initial est d'onde servant à faciliter la compréhension du fonctionnement un mot de 4 bits, alors une technique de codage à disparité faible du mode de réalisation de la figure 4;

consiste à transformer ce mot d'information de 4 bits en un mot 65 - la figure 6 est un diagramme logique d'un mode de réali-

code de 6 bits, chaque mot code de 6 bits ayant une disparité sation de décodeur pouvant être utilisé selon l'invention;

nulle, c'est-à-dire chaque mot code de 6 bits étant constitué de 3 - la figure 7 est un diagramme logique d'un autre mode de bits « 1 » et de 3 bits «0». Puisque le nombre des bits « 1 » est égal réalisation de codeur selon l'invention;

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- la figure 8 est un diagramm logique d'un mode de réalisa- DSP = n: — n0,

tion de circuit de calcul de disparité qui peut être utilisé selon l'invention; où nt est le nombre des bits «1 » dans le mot numérique, et n0 est

- la figure 9 est un diagramme logique d'un autre mode de le nombre des bits «0» dans ce mot. Pour un mot code de m bits, réalisation de circuit de calcul de disparité; 5 il existe la relation suivante:

- la figure 10 représente un autre tableau indiquant les mots code de 5 bits, ainsi que leurs disparités, qui peuvent être nt + n0 = m utilisés pour représenter des mots d'information de 4 bits;

- la figure 11 est un diagramme logique d'un autre mode de et, par conséquent,

réalisation de codeur selon l'invention; 10

- la figure 12 est un diagramme logique d'un autre mode de DSP = 2nt — m.

réalisation de codeur selon l'invention;

- la figure 13 est un diagramme logique d'un autre mode de La «variation de somme numérique«, qui sera éventuelle-réalisation de codeur selon l'invention; ment désignée dans la description par l'expression «DSV», se

- la figure 14 est un diagramme logique d'un autre mode de 15 rapporte à la valeur de courant continu qui serait obtenue par réalisation de codeur selon l'invention; intégration des bits «1» et «0» successifs de signaux numériques

- la figure 15 est un tableau qui indique les mots code qui successifs, par exemple de mots code de n bits successifs, lors-peuvent être produits par le mode de réalisation de la figure 14 qu'on suppose que des niveaux de courant continu positif et pour représenter des mots d'information de 8 bits; négatif, comme +1 V et — 1 V, représentent respectivement les

- la figure 16 est un diagramme logique d'un mode de réali- 20 bits «1» et «0». On peut déterminer la variation de somme sation de décodeur pouvant être utilisé avec le codeur de la numérique de mots numériques successifs en faisant la somme figure 14; des disparités de ces mots. Si des mots numériques successifs

- la figure 17 est un diagramme logique d'un autre mode de sont transmis en série bit par bit, alors la variation de somme réalisation de codeur selon l'invention; numérique varie à chaque bit de la série. Par exemple, la varia-

- la figure 18 est un tableau indiquant les mots code qui 25 tion de somme numérique du mot transmis en série [10010] peuvent être produits par le mode de réalisation de la figure 17 passe successivement d'une valeur initiale (supposée être nulle) pour représenter des mots d'information de 8 bits; à +1, puis à 0, puis à — 1, puis à 0 et, enfin, à — 1 à la fin du

_ la figure 19 est un diagramme logique d'un décodeur pou- mot. On note que la disparité de ce mot [10010] est égale à — 1.

vant être utilisé avec le codeur de la figure 17; et Par conséquent, la variation de somme numérique qui est obte-

- les figures 20,21 et 22 sont des schémas de principe qui 30 nue à partir de mots code de m bits représente la composante représentent différents modes de réalisation de l'invention. continue de ces mots. On notera que, selon l'invention, sont

Avant la description de différents modes de réalisation de choisis des mots code de m bits successifs tels que la variation de l'invention, il est donné une définition des termes employés dans, somme positive soit minimisée.

la description. Dans le présent contexte, les termes suivants vi- S'il n'est pas fait appel à l'invention et, par conséquent, si sent à avoir les signification indiquées ci-dessus. 35 des mots d'information ou des mots code successifs sont trans-

Un «mot d'information» se rapporte à un signal numérique mis sans contrainte particulière sur leur sélection, il est possible de n bits dans lequel n 5^2. Dans les exemples décrits ci-après, que la variation de somme numérique d'une certaine succession n = 4 et n = 8. De façon typique, un signal vidéo en couleur est de ces mots numériques puisse augmenter dans le sens positif ou

échantillonné et transformé en une représentation numérique à dans le sens négatif sans aucune limitation. Toutefois, ainsi

8 bits. Cette représentation numérique à 8 bits du signal vidéo 40 qu'on le notera, l'invention permet de fixer une valeur maximale

échantillonné est un mot d'information de 8 bits. pour la variation de somme numérique et, de plus, assure la

Un «mot code» se rapporte au mot numérique de m bits qui sélection de mots code de m bits particuliers de telle façon que la représente le mot d'information de n bits initial où m > n. Dans variation de somme numérique globale subisse une réduction les exemples décrits ci-après, m = 5,m = 9etm = 10. Dans un vers zéro. Ainsi, en imposant des contraintes aux mots code magnétoscope numérique, c'est ce mot code de m bits qui est 45 particuliers qui peuvent être produits, il est possible d'obtenir enregistré. des mots code successifs ayant une composante de courant con-

La «disparité», que l'on désignera ci-après éventuellement tinu minimale.

par l'expression «DSP», a été décrite ci-dessus. La disparité Sur la figure 1, est représenté un mot code de 5 bits typique d'un mot numérique, par exemple un mot d'information de n où n = 5. On supposera dans toute la description qu'un bit « 1 »

bits ou un mot code de m bits, représente la composante conti- 50 est représenté par un niveau de courant continu positif ( +1) et nue de ce mot. Si un bit « 1 » est représenté sous la forme d'un un bit «0» est représenté par un niveau de courant continu de niveau de courant continu positif, par exemple +1 V, et si un bit valeur absolue égale et de valeur algébrique opposée, c'est-à-«0» est représenté par un niveau de courant continu négatif, par dire négative, (soit — 1). Le mot de 5 bits illustré [10010] a une exemple — 1 V, alors la disparité du mot numérique est égale à disparité de — 1, puisque le nombre des bits «0» dépasse celui une valeur positive si le nombre des bits « 1 » dépasse celui des 55 des bits « 1 » d'une unité. Si le mot de 5 bits représenté sur la bits «0» dans ce mot, est égale à une valeur négative si le nom- figure 1 est le seul mot numérique à transmettre, alors la varia-

bre des bits «0» dépasse le nombre des bits «1», et est égale à tion de somme numérique est également égale à — 1.

zéro si le nombre des bits « 1 » est égal au nombre des bits «0». La figure 2 est un tableau dans lequel sont représentés les La valeur absolue de la disparité est égale à la différence entre le mots code de 5 bits à disparité positive et à disparité négative nombre des bits «1» et celui des bits «0». La disparité d'un mot 60 qui sont relatifs à chaque mot d'information de 4 bits. De plus,

numérique formé d'un nombre pair de bits peut être égale à ce tableau donne également la représentation numérique de zéro. La disparité d'un mot numérique constitué d'un nombre chaque disparité positive et négative, les disparités négatives impair de bits est positive ou bien négative. Une disparité posi- étant représentés sous la forme du complément à deux. Ainsi, et tive indique que la composante de courant continu du mot nu- comme cela est montré, le mot d'information [0000] peut être mérique est positive, et une disparité négative indique que la 65 représenté soit par le mot code [00000], disposé dans le tableau composante de courant continu du mot numérique est négative. de la figure 2 dans la colonne intitulée «CODE+ » contenant les

Dans le cadre de cette description, on définira la disparité mots CODE+, soit par le mot code [11111], disposé dans la comme étant égale à: colonne intitulée «CODE— » qui contient les mots CODE—.

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La disparité du mot «CODE+ » est égale à - 5, et la représentation numérique de cette disparité — 5, sous la forme du complément à deux, est [1011], La disparité du mot CODE— est égale à + 5 et est représentée, sous forme numérique, par [0101].

On va maintenant donné une description théorique générale du fonctionnement de l'invention en relation avec les figures 3 A à 3F. On supposera que, comme cela est indiqué sur la figure 3A, qu'il s'agit de coder les mots d'information successifs suivants: [0000], [0001], [0010], [0011] et [0100], Ces mots d'information successifs se présentent respectivement aux périodes consécutives Tj_ b T., Ti+1, Ti+2 et Ti+3. Les figures 3B et 3C illustrent respectivement les mots CODE + et CODE— qui sont représentatifs de chacun des mots d'information respectivement mentionnés ci-dessus. De plus, la disparité de chacun des mots code illustrés est également indiquée. La figure 3D illustre le mot code particulier qui est choisi, c'est-à-dire le mot code particulier qui servira à représenter le mot d'information respectif; la figure 3E est une représentation par forme d'onde des mots code choisis; et la figure 3F est une forme d'onde de la variation de somme numérique qui est calculée pour chacun des bits successifs des mots code choisis.

Initialement, c'est-à-dire à la période T;_ l5 le mot d'information [0000] est supposé être représenté par le mot CODE+ [00000], qui possède une disparité de — 5. Sur la figure 3F, la variation de somme numérique est calculée pour chacun des bits successifs du mot CODE+, sachant que l'on suppose que, initialement, la variation de somme numérique est égale à zéro. Ainsi, et comme cela est représenté, la variation de somme numérique globale du mot code qui est transmis pendant la période Tj_ ! est égale à — 5.

Dans la période Tt immédiatement suivante, le mot d'information [0001] se présente pour le codage. Puisque la variation de somme numérique est égale à — 5 au début de la période T;, le mot particulier qui est choisi pour représenter le mot d'information [0001] est celui des mots code qui représente une disparité positive. Ainsi, puisque la variation de somme numérique est de signe négatif, c'est le mot CODE— qui est choisi. A la fin de la période T,, on voit que la variation de somme numérique globale est égale à la variation de somme numérique existant au début de la période Ti; plus la disparité du mot code choisi. Par conséquent, la variation de somme numérique globale qui est calculée pour les périodes Tj_ l et T; est:

DSV :

-5 + 2= -2.

A l'examen des figures 3A à 3F, on remarquera que le codage particulier d'un mot d'information repose sur la variation de somme numérique qui a été calculée pour les mots code précédents. Si la variation de somme numérique est d'un signe positif, alors le mot d'information à coder est représenté par le mot code ayant une disparité négative. Inversement, si la variation de somme positive qui a été calculée est d'un signe négatif, le mot d'information est représenté par un mot code ayant une disparité positive. Sur la figure 3F, on voit que la variation de somme numérique globale tend à se réduire en direction de zéro. Ainsi, dans le présent exemple, la valeur maximale de la variation de somme numérique est ± 5, et le mot code qui est choisi pour représenter le mot d'information à coder présente une disparité propre à ramener vers zéro la variation de somme numérique à partir de son niveau maximal.

Un mode de réalisation de circuit de codage fonctionnant selon les principes décrits ci-dessus est illustré sur la figure 4. Ce codeur est constitué d'un circuit 10 de conversion de codage, d'un convertisseur parallèle-série 20, d'un circuit 30 de calcul de disparité, d'un circuit 40 générateur de signaux de sélection et d'un circuit 50 de détermination de variation de somme numérique. On suppose, dans le cadre de la description, que le circuit de codage représenté est conçu pour transformer un mot d'information de 4 bits en un mot code de 5 bits (c'est-à-dire que n = 4etm = 5). Par conséquent, dans le mode de réalisation représenté, le circuit 10 de conversion de codage est constitué 5 de circuits 101,102,103 et 104 à fonction OU exclusif, chacun comportant une première entrée destinée à recevoir un bit respectif du mot d'information de 4 bits, et une seconde entrée conçue pour recevoir un signal de sélection Ss, qui sera décrit ci-après. Ainsi, dans le mode de réalisation représenté, si le signal 10 de sélection Ss est un bit «0», alors les états respectifs des bits D3, D2, D! et D0 du mot d'information de 4 bits passent respectivement dans les circuits 104,103,102 et 101 en conservant sensiblement leur état. Toutefois, si le signal de sélection Ss est un bit «1», alors les circuits 104,103,102 et 101 effectuent 15 respectivement l'inversion des états logiques de chacun des bits D3, D2, Dì et D0. On note que les bits D3, D2, Di et D0 sont cités dans l'ordre du plus au moins significatif. De plus, le circuit 10 de conversion de codage reçoit en outre, comme cinquième et plus significatif bit du mot de codage de 5 bits, l'état logique du 20 signal de sélection Ss.

On notera que le circuit de conversion de codage a pour fonction de produire un mot de 5 bits en parallèle en réponse de chaque mot d'information de 4 bits qui lui est délivré. Le bit le moins significatif de ce mot code de 5 bits est ou bien un bit «0» 25 ou bien un bit «1», selon l'état logique du signal de sélection Ss. Si le signal de sélection est un bit «0», alors les quatre bits restants du mot code sont égaux aux quatre bits respectifs du mot d'information. Toutefois, si le signal de sélection est un bit «1», alors les quatre bits restants du mot code sont les complé-30 ments, ou versions inversées, des quatre bits respectifs du mot d'information. On voit donc que le circuit 10 de conversion de codage a pour fonction de produire les mots CODE+ ou CODE— du tableau représenté sur la figure 2, la sélection particulière du mot CODE+ ou CODE— étant déterminée par 35 l'état logique du signal de sélection Ss.

Le convertisseur parallèle-série 20 est constitué d'un registre à décalage 201 à entrée en parallèle et sortie en série et d'un circuit de commande chargement-transfert qui est couplé à ce registre à décalage et est formé de circuits basculeurs de type D, 40 désigné par les références 202 et 203, et d'une porte NON-ET, désignée par la référence 204. Le registre à décalage 201 comprend des bornes d'entrée E, D, C, B et A connectées au circuit 10 de conversion de codage de façon à recevoir les bits correspondants du mot code de 5 bits en parallèle, respectivement 45 dans l'ordre du plus au moins significatif. La sortie Q du registre à décalage 201 produit une version en série du mot code de 5 bits, le bit le plus significatif sortant le premier du registre à décalage et étant suivi des autres bits dans un ordre de signification décroissante.

50 Les circuits basculeurs de type D, 202 et 203, et la porte NON-ET 204 font fonction de circuit de commande de registre à décalage et sont commandés par des impulsions d'horloge de transfert CK2, ainsi que par des impulsions d'horloge de commande CK1 de manière à produire le signal de commande de 55 chargement et de transfert qui est appliqué à l'entrée L du registre à décalage 201.

Avant de décrire le circuit 30 de calcul de disparité, le circuit 40 générateur de signaux de sélection et le circuit 50 de détermination de valeur de somme numérique, on donnera quelques 60 explications concernant le fonctionnement du convertisseur parallèle-série 20. En relation avec les diagrammes de cadence-ment présentés sur les figures 5A à 5H, on supposera que des mots d'information successifs de 4 bits en parallèle sont délivrés au circuit 10 de conversion de codage à des périodes successives Tj_ b T,, Ti+1, etc., comme le montre la figure 5A. Le circuit de conversion de codage a pour fonction de produire un mot code de 5 bits respectif en réponse à chaque mot d'information de 4 bits qui lui est fourni, la représentation particulière de chaque

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mot d'information reposant sur la variation de somme numérique qui a été déterminée pour les mots code précédents, comme cela sera décrit ci-après. Ainsi qu'on peut le voir sur la figure 5B, des mots code successifs de 5 bits en parallèle sont produits au début de chaque période T;_ j, Tj, Ti+1, etc., et chaque mot code de 5 bits est délivré aux entrées respectives A à E du registre à décalage 201. On notera que chaque mot code subsiste pendant la durée de sa période respective.

Les impulsions d'horloge de commande CK1 ont la forme d'onde rectangulaire présentée sur la figure 5C, et les impulsions d'horloge de transfert CK2 possèdent une fréquence égale à 5 fois la fréquence des impulsions d'horloge de commande CK1, comme cela est présenté sur la figure 5D. Les impulsions d'horloge de transfert et de commande peuvent être obtenues, comme cela est classique, d'un générateur d'impulsions d'horloge de type connu. L'état du circuit basculeur 202 suit l'état des impulsions d'horloge de commande CK1, comme le montre la figure 5E. Le circuit basculeur 203 suit l'état du circuit basculeur 202 et est retardé par rapport à lui d'une période des impulsions d'horloge de transfert CK2. L'état du circuit basculeur 203, tel qu'il est représenté par l'état du signal de sortie Q2o3 fourni à sa sortie Q, est représenté sur la figure 5F.

La porte NON-ET 204, qui ne produit un bit «0» qu'en réponse à l'application d'un bit «1» à chacune de ses entrées, reçoit une version inversée du signal de sortie Q202> cette version inversée étant produite à la sortie Q du circuit basculeur 202, et reçoit également le signal de sortie Q203 fourni à la sortie Q de la bascule 203. Ainsi, et comme cela est représenté sur les figures 5E à 5G, la porte NON-ET 204 produit le signal Q204 de commande de chargement-transfert présentant un niveau binaire « 1 » toutes les fois que le signal de sortie Q202 est un bit « 1 » ou que le signal de sortie Q203 est un bit «0». Lorsque le niveau binaire «0» du signal de sortie Q202 coïncide avec le niveau binaire «1» du signal de sortie Q2o3, La porte NON-ET 204 produit le signal Q204 de chargement (voir c sur la figure 5G) de niveau binaire «0». A tout autre instant, la porte NON-ET 204 produit le signal Q204 de transfert (voir t sur la figure 5G) de niveau binaire « 1 ». Comme le présente graphiquement la figure 5H, le mot code de 5 bits en parallèle, qui est fourni aux bornes d'entrée A à E du registre à décalage 201 à l'instant où le signal de chargement de niveau binaire «0» est produit, est chargé dans le registre à décalage, et le contenu de ce registre à décalage est transféré en série hors de ce registre, au niveau de la borne de sortie Q, en synchronisme avec les impulsions d'horloge de transfert CK2, toutes les fois que la porte NON-ET 204 produit le signal de transfert de niveau binaire « 1 ». Ainsi, le convertisseur parallèle-série 20 sert à transformer le mot code de 5 bits en parallèle produit par le circuit 10 de conversion de codage en un mot code à bits en série. Ce mot code peut alors être modulé, par exemple par un modulateur de type NRZ (non-retour à zéro), transmis, enregistré, ou traité de quelque autre manière.

Le circuit 30 de calcul de disparité a pour fonction de calculer la disparité de chaque mot code de 5 bits qui est produit par le circuit 10 de conversion de codage. On rappelle que la disparité est représentée par DSP = ^ — n0 et que nj + n0 = m (où m = 5), si bien que DSP = 2nt — 5. Le circuit 30 de calcul de disparité a pour fonction de calculer la disparité en fonction de l'équation donnée ci-dessus et, en outre, de fournir une représentation numérique de la disparité ainsi calculée. Sur le tableau représenté sur la figure 2, on note que, si le signal de sélection Ss est un bit «0», de sorte que c'est le mot CODE+ qui est choisi, alors la disparité du mot CODE+ peut être déterminée à partir du mot d'information initial. De même, si le signal de sélection S5 est un bit « 1 » si bien que le mot CODE— est choisi, la disparité de ce mot CODE— peut être déterminée à partir du mot d'information initial. Le circuit 30 de calcul de disparité comporte un circuit de comptage ayant pour fonction de compter le nombre de bits «1» contenus dans le mot d'information initial, ce circuit de comptage est donc constitué d'un circuit 301 qui compte le nombre de bits «1» se trouvant dans les deux bits les moins significatifs du mot d'information, et d'un circuit 302 5 qui compte le nombre de bits «1» appartenant aux deux bits les plus significatifs du mot d'information. Les circuits 301 et 302 sont couplés à un additionneur complet 303 qui a pour fonction de doubler le nombre compté de bits «1» et de soustraire le nombre «5» de la valeur précédemment obtenue. Plus particu-io lièrement, le circuit 301 est constitué d'une porte ET 301A et d'un circuit OU exclusif 301E, la porte ET et le circuit OU exclusif étant connectés en commun par leurs entrées de manière à recevoir les bits les moins significatifs D0 et Dx du mot d'information. De même, le circuit 302 est constitué d'une porte 15 ET 302A et d'un circuit OU exclusif 302E dont les entrées sont connectées en commun de façon à recevoir les bits les plus significatifs D2 et D3 du mot d'information. On voit que, si un bit «1» n'est pas contenu dans l'un et l'autre bit du couple de bits fourni au circuit respectif 301 ou 302, alors la porte ET et le 20 circuit OU exclusif qu'ils contiennent produisent tous deux des bits «0». Si un seul bit «1 » est présent dans le couple de bits, le circuit OU exclusif produit un bit «1», tandis que la porte ET produit un bit «0». Si un bit «1 » est contenu dans les deux bits fournis au circuit OU exclusif produit un bit «0». Ainsi, le nom-25 bre de bits «1» contenus dans le mot d'information de 4 bits est représenté par les signaux respectifs produits par les portes ET et les circuits OU exclusifs qui constituent les circuits 301 et

302.

Le signal de sortie de la porte ET 301 A, qui n'est un bit « 1 » 30 que si les bits D0 et Di du mot d'information sont tous deux des bits « 1 », est fourni à la borne d'entrée B2 de l'additionneur complet 303. Le signal de sortie du circuit OU exclusif 301E, qui n'est un bit « 1 » que si l'un des bits D0 et D ! est un bit « 1 », est appliqué à la borne d'entrée Bt de l'additionneur complet. 35 Le signal de sortie de la porte ET 302A, qui n'est un bit «1» que si les deux bits D2 et D3 du mot d'information sont des bits « 1 », est appliqué à la borne d'entrée A2 de l'additionneur complet

303. Le signal de sortie du circuit OU exclusif 302E, qui n'est un bit «1» que si l'un des bits D2 et D3 du mot d'information est un

40 bit «1», est appliqué à l'entrée Al de l'additionneur complet. Celui-ci est conçu pour additionner deux mots de 4 bits qui lui sont fournis. Plus particulièrement, les signaux binaires délivrés aux entrées A0, Ab A2 et A3 sont additionnés respectivement aux signaux binaires appliqués aux entrées B0, Bt, B2 et B3 de 45 l'additionneur complet 303. Les signaux binaires qui sont fournis aux entrées A1 et A2, ainsi qu'aux entrées B: et B2, ont été décrits ci-dessus. En plus de ceux-ci, un bit «1» est fourni aux entrées A0 et A3, ainsi qu'à l'entrée B0. Ainsi, du mot de 4 bits qui est fourni aux entrées de l'additionneur 303 dont la réfé-50 rence contient la lettre A, un bit «1» est prépositionné aux bornes d'entrée A0 (le bit le moins significatif) et A3 (le bit le plus significatif). Dans le mot de 4 bits fourni aux bornes d'entrée de l'additionneur dont la référence contient la lettre B, un bit « 1» est prépositionné à la borne d'entrée B0 (le bit le moins 55 significatif) et un bit «0» est prépositionné à la borne d'entrée B3 (le bit le plus significatif). En outre, une borne C0 d'entrée de report reçoit également un bit « 1 ». Une représentation numérique de l'addition complète du mot binaire fourni aux entrées dont la référence contient la lettre A avec le mot binaire fourni so aux entrées dont la référence contient la lettre B est fournie aux bornes de sortie 20,21; X2 et Z3. Ainsi, une représentation numérique à 4 bits de la disparité calculée est fournie à ces bornes de sortie de l'additionneur complet 303.

L'homme de l'art pourra remarquer que le prépositionne-65 ment sélectif de bits «1» et de bits «0» aux bornes d'entrée particulières de l'additionneur complet 303 sert à doubler le nombre de bits «1 » qui ont été comptés dans le mot d'information initial, le nombre «5» en étant soustrait. Le résultat de cette

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manipulation numérique est le calcul de la disparité du mot Le circuit 40 générateur de signaux de sélection est constitué d'information initial. Cette disparité calculée se présente sous la d'un circuit OU exclusif 401 dont le signal de sortie est appliqué

forme d'une représentation numérique à 4 bits aux bornes de à un inverseur 402. La fonction du circuit OU exclusif 401 est de sortie 20,2b S2 et 23, le bit le plus significatif de cette repré- comparer le signe de la variation de somme numérique déduite sentation numérique étant fourni à la borne de sortie S3, et le 5 des mots code précédents avec le signe du mot CODE + qui bit le moins significatif étant fourni à la borne de sortie 20. On représente le mot d'information à coder. Cette comparaison est pourra également noter que le bit fourni à la borne de sortie 20 effectuée par comparaison du bit le plus significatif de la dispa-

est égal à la somme des bits fournis aux entrées Ao, B0 et C0. rité du mot CODE+, c'est-à-dire le bit produit à la sortie 23 de

Plus particulièrement, ce bit le moins significatif produit à la l'additionneur complet 303, avec le bit le plus significatif de la borne de sortie 20 est toujours un bit «1». Ceci est conforme au ic représentation numérique de la variation de somme numérique,

calcul de la disparité pour chaque mot CODE+ et chaque mot Si le signe de la disparité est égal au signe de la variation de

CODE — illustrés sur le tableau de la figure 2. somme numérique, alors le circuit OU exclusif 401 produit un

La disparité qui est représentée par la représentation numé- bit «0». Inversement, si les signes de la disparité et de la varia-rique produite par l'additionneur complet 303 est la disparité du tion de somme numérique diffèrent l'un de l'autre, le circuit OU

code CODE+ qui correspond au mot d'information initial. Il 15 exclusif 401 produit un bit «1» qui est inversé par l'inverseur est rappelé que le bit le plus significatif de ce mot CODE + est 402 de façon à produire le signal de sélection Ss de niveau un bit «0», ce bit le plus significatif étant égal au signal de binaire «0».

sélection Ss. Ainsi, cette représentation numérique de la dispa- On peut noter que le circuit 40 générateur de signaux de rité est correcte si le mot d'information initial est codé suivant sélection commande initialement le circuit 10 de conversion de un mot CODE+. Toutefois, et comme cela apparaît sur le ta- 20 codage de façon que, en général, le mot CODE+ soit prélimi-

bleau de la figure 2, si le mot d'information initial est codé sous nairement choisi. Dans le cas où la disparité de ce mot CODE+

forme d'un mot CODE —, alors le signe de la disparité calculée résulterait en une augmentation de la variation de somme nu-

doit être changé. La représentation numérique produite par mérique, la sélection préliminaire change de telle façon que ce l'additionneur complet 303 correspond à la disparité du mot soit le mot CODE— que l'on charge dans le registre à décalage

CODE + et est directement déterminée à partir des bits respec- 25 201. Une fois le mot code convenable choisi, la variation de tifs du mot d'information original. Toutefois, si le mot d'infor- somme numérique est remise à jour. Ainsi, la variation de mation doit être présenté par son mot CODE— , dans lequel le somme numérique qui a été déterminée en fonction des mots bit le plus significatif est un bit « 1 », lequel bit le plus significatif code précédents est remise à jour de manière à être fonction en est égal au signal de sélection Ss, alors la représentation numéri- outre du mot code qui est alors transmis en série par la registre à

que produite aux sorties de l'additionneur complet est modifiée. 30 décalage 201.

Plus particulièrement, on voit sur le tableau de la figure 2 que Plus particulièrement, la variation de somme numérique re-

les valeurs absolues de disparité respectives des mots CODE + mise à jour est déterminée par addition de la variation de et CODE — qui représentent le même mot d'information sont somme numérique actuelle, c'est-à-dire de la variation de identiques, mais de signes opposés. Ainsi, la disparité de chaque somme numérique qui repose sur les mots code précédents, avec mot CODE 4- est le complément à deux de la disparité de cha- 35 la disparité du mot code immédiatement suivant, c'est-à-dire la que mot CODE- Ainsi, dès que la disparité du mot CODE+ a disparité du mot code qui a été chargé dans le registre à décalage

été déterminée, ainsi que cela se produit aux sorties de l'addi- 201. Le circuit 50 de détermination de variation de somme nu-

tionneur complet 303, si c'est le mot CODE — qui doit être mérique est conçu pour effectuer cette opération d'addition. Le choisi, alors le complément à deux de la disparité calculée est circuit de détermination de variation de somme numérique est produit. 40 constitué d'un additionneur complet 501 et d'un circuit de ver-

On effectue la sélection du complément à deux de la dispa- rouillage 502. L'additionneur complet 501 peut être identique à

rité calculée au moyen de circuits OU exclusif 304,305 et 306 l'additionneur complet 303 et comporte un ensemble d'entrées sur la base de l'état du signal de sélection Ss. On notera que, si le dont la référence contient la lettre A, à savoir les entrées A0, Ax,

signal de sélection Ss est un bit «0», si bien que le mot CODE4- A2 et A3, et un ensemble d'entrées dont la référence contient la représentant le mot d'information doit être choisi, alors les cir- 45 lettre B, à savoir les entrées B0, Bj, B2 et B3. Les entrées «A»

cuits OU exclusifs 304 à 305 laissent respectivement passer les reçoivent la représentation numérique de la disparité du mot bits respectivement présents sur les sorties Zi à Z3, dans l'état code de 5 bits qui a été chargé dans le registre à décalage 201.

où ils se trouvent. Toutefois, si le signal de sélection Ss est un bit Les entrées «B» reçoivent la représentation numérique de la « 1 », du fait que le mot CODE— a été choisi pour représenter le variation de somme numérique actuelle, c'est-à-dire la variation mot d'information initial, alors les compléments des bits respec- 50 de somme numérique qui a été déterminée à partir des mots tivement présents sur les sorties à 23 sont respectivement code précédents. Les sorties Z0,S2 et Z3 de l'additionneur produits par les circuits OU exclusifs 304 à 306. Le bit « 1 » complet 501 fournissent une représentation numérique à quatre produit à la sortie 20 pour toutes les représentations numéri- bits de la variation de somme numérique remise à jour, laquelle ques de la disparité des mots CODE+ reste dans sont état, représentation est égale à la somme de la variation de somme indépendamment du fait que le signal de sélection Ss soit un bit 55 numérique actuelle et de la disparité du mot code immédiate-«0» ou un bit «1». Ceci est dû au fait que la disparité calculée est ment suivant. Cette représentation numérique de la variation de un nombre impair qui nécessite que le bit le moins significatif de somme numérique remise à jour est fournie aux entrées I0,11; I2

sa représentation numérique soit un bit «1». et I3 du circuit de verrouillage 502. Ce circuit de verrouillage est

Les signaux de sortie des circuits OU exclusifs 306,305 et de type connu et comporte une entrée de chargement connectée

304, ainsi que le bit le moins significatif existant sur la borne de eo de façon à recevoir des impulsions CK1 d'horloge de com-

sortie 2U de l'additionneur complet 303, constituent la repré- mande.

sentation numérique réelle de la disparité qui a été calculée pour Les mots code qui sont produits par le circuit de codage de la le mot code particulier qui est utilisé pour représenter le mot figure 4 sont détectés et décodés par un circuit de décodage d'information initial. Le bit le plus significatif, c'est-à-dire le bit compatible, dont un mode de réalisation est illustré sur la figure existant sur la sortie du circuit OU exclusif 306, représente le es 6. Ce circuit de décodage est constitué d'un registre à décalage signe de la disparité (un bit «1» représente une disparité néga- 701 série-parallèle, d'un circuit de verrouillage 704 et de circuits tive et un bit «0» représente une disparité positive), tandis que OU exclusifs 710,711,712 et 713. Le registre à décalage série-

les bits restants représentent la valeur absolue de la disparité. parallèle 701 est complémentaire du registre à décalage parai-

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lèle-série 201 décrit ci-dessus et est conçu pour recevoir un mot code de 5 bits délivrés en série à sa borne d'entrée I, par exemple par un dispositif de reproduction magnétique comme un magnétoscope numérique. Ainsi, le mot code reçu en série est fourni sous forme de mot de 5 bits en parallèle aux bornes de sortie Q0 à Q4 du registre à décalage 701.

Le circuit de verrouillage 704 comprend de préférence un circuit de verrouillage à 5 bits classique possédant une borne d'entrée de déclenchement, ou chargement, connectée de façon à recevoir des impulsions d'horloge de commande CK1. Le circuit de verrouillage 704 comporte en outre des bornes d'entrée I0 à I4 connectées respectivement aux bornes de sortie Q0 à Q4 du registre à décalage 701 de façon à recevoir le mot code de 5 bits en parallèle qui a été transmis au circuit de décodage représenté. Sur la base ? ;s explications données ci-dessus sur le cir-duit de codage, o:. .îotera que, si le bit le plus significatif du mot code reçu est un bit «0», alors les bits restants du mot code correspondent au mot d'information initial. Inversement, si le bit le plus significatif du mot code reçu est un bit « 1 », alors les bits restants du mot code reçu sont des versions inversées, ou compléments, du mot d'information initial. Des circuits OU exclusifs 710 à 713 ont pour fonction de décoder, ou rétablir, les bits d'information initiaux à partir du mot code stocké dans le circuit de verrouillage 704. Plus particulièrement, les circuits OU exclusifs 710 à 713 ont leurs entrées respectives connectées aux bornes de sortie Q0 à Q3, et une autre entrée qui est connectée en commun à la sortie Q4 du circuit de verrouillage. Si le bit le plus significatif du mot code reçu, tel qu'il est fourni à la sortie Q4 du circuit de verrouillage, est un bit «0», alors les bits restants qui sont présents sur les bornes de sortie Q3 à Q0, traversent les circuits OU exclusifs 713 à 710 respectivement, sans changer d'état. Ces bits correspondent aux quatre bits initiaux D3 à D0 du mot d'information. Toutefois, si le bit le plus significatif du mot code enregistré présent sur la borne de sortie Q4 est un bit «1», alors des versions inversées, ou compléments, de chacun des bits restants du mot code, tel qu'il se présente sur les bornes de sortie Q3 à Q0, sont produits par les circuits OU exclusifs 713 à 710.

Un autre mode de réalisation de l'invention est présenté sur la figure 7. Ce mode de réalisation est identique au mode de réalisation discuté ci-dessus relativement à la figure 4, à l'exception du fait que, sur la figure 7, il est prévu un détecteur pour détecter lorsque la variation de somme numérique actuelle est égale à une valeur prédéterminée et, dans ce cas, pour commander la sélection du mot code immédiatement suivant afin de minimiser les durées de répétition et par conséquent d'éviter t ut effet nuisible sur la caractéristique d'autocadencement du mot codé. Comme cela est illustré sur la figure 7, la porte NON-ET 602 est couplée au circuit de verrouillage 502 et est conçue pour détecter le moment où la représentation numérique de la variation de somme numérique mémorisée dans le circuit de verrouillage est égale à une valeur prédéterminée, telle que [0000].

Le mode de réalisation de la figure 7 comporte également un circuit de stockage temporaire, tel qu'un circuit basculeur de type D 601. L'entrée D de ce circuit basculeur est connectée à la sortie du circuit OU exclusif 306 et est destinée à recevoir le bit le plus significatif de la disparité qui a été calculée pour le mot code immédiatement précédent. Le circuit basculeur de type D 601 comporte également une borne d'entrée d'impulsions de cadencement qui est connectée de façon à recevoir l'impulsion d'horloge de commande CK1 de façon que la bascule 601 soit amenée à stocker le bit le plus significatif de la disparité du mot code précédent lorsque ce mot code est en cours de transfert hors du registre à décalage 201. On notera que, lorsque la variation de somme numérique remise à jour, telle qu'elle est produite aux bornes de sortie 20 à 23, est mémorisée dans le circuit de verrouillage 502, le bit le plus significatif de la disparité qui a

été utilisée pour la remise à jour de la variation de somme numérique est stocké dans le circuit basculeur 601.

Dans le mode de réalisation de la figure 7, un circuit de conditionnement 60 est actionné par une porte NON-ET 602 de s façon à délivrer le bit le plus significatif de la disparité du mot code précédent, tel qu'il est stocké dans le circuit basculeur 601, au comparateur constitué du circuit OU exclusif 401, à l'intérieur duquel il est comparé avec le bit le plus significatif de la disparité calculée pour le mot code préliminaire choisi, telle îc qu'elle apparaît à la sortie 23 de l'additionneur complet 303. Plus particulièrement, le circuit de conditionnement 60 est constitué d'un inverseur 605 connecté à la sortie de la porte NON-ET 602 afin de fournir une version inversée du signal de sortie de cette portion et à une entrée respective d'une porte NON-ET 15 606. La porte NON-ET 606 possède une autre entrée qui est connectée à la sortie Q du circuit basculeur 601 de façon à recevoir le bit le plus significatif stocké de la disparité du mot code précédent. La sortie de la porte NON-ET 606 est connectée par l'intermédiaire d'une porte OU d'inversion 604 à une 20 entrée du circuit OU exclusif 401. Comme l'homme de l'art le sait certainement, une porte OU d'inversion produit un signal binaire «1» à chaque fois qu'un bit «0» est appliqué à l'une quelconque des ses entrées. La porte OU d'inversion ne produit un signal binaire «0» que lorsqu'un bit «1» est appliqué à cha-25 cune de ses entrées. L'autre entrée de cette porte OU d'inversion est connectée à la sortie d'une porte NON-ET 603 dont les entrées sont respectivement connectées à la sortie de la porte NON-ET 602 et à la borne de sortie Q3 du circuit de verrouillage 502.

30 II va maintenant être supposé que le mot d'information immédiatement suivant est égal à [1100]. Il est rappelé que la disparité du mot CODE+ qui représente ce mot d'information est égale à — 1. La représentation numérique de cette disparité est [1111]. Cette représentation numérique se trouve sur les 35 bornes de sortie 23 à 20 de l'additionneur complet 303.

Puisque la variation de somme numérique stockée dans le circuit de verrouillage 502 est égale à +1, la porte NON-ET 602 produit un bit «1», comme cela a été mentionné ci-dessus. Par conséquent, la porte NON-ET 606 ne peut fournir le bit « 1 » 40 stocké dans le circuit basculeur 601 au circuit OU exclusif 401. Toutefois, le bit «1» de la porte NON-ET 602 conditionne la porte NON-ET 603 à fournir à la porte OU d'inversion 604 le bit le plus significatif (à savoir le bit de signe algébrique) de la variation de somme numérique stockée. Puisque la variation de 45 somme numérique stockée a été supposée égale à +1, ce qui est représenté numériquement sous la forme [0001], son bit le plus significatif, tel qu'il est présent à la borne de sortie Q3 du circuit de verrouillage 502, est un bit «0». Ce bit «0» est délivré à la porte NON-ET 603 conditionnée, dans laquelle il est inversé et 50 délivré sous forme d'un bit «1 » à la porte OU d'inversion 604. La porte OU d'inversion sert à inverser une nouvelle fois ce bit «1» afin de fournir un bit «0» au circuit OU exclusif 401. Ainsi, le circuit de conditionnement 60 sert à appliquer le bit le plus significatif de la variation de somme numérique stockée au cir-55 cuit OU exclusif 401, dans lequel il est comparé au bit le plus significatif de la disparité calculée, tel qu'il est présent sur la borne de sortie 23 de l'additionneur complet 303. La disparité calculée est représentée par [1111], si bien que son bit le plus significatif diffère du bit le plus significatif de la variation de 60 somme numérique stockée. Par conséquent, et comme cela a été expliqué ci-dessus, le circuit générateur de signaux de sélection sert à produire un signal de sélection de niveau binaire «0». Ainsi, le mot CODE+ [01100] est chargé dans le registre à décalage 201. De plus, le bit le plus significatif de niveau binaire 65 «1 » de la disparité calculée est délivré par le circuit OU exclusif 306 au circuit basculeur 601, dans lequel il est stocké.

L'additionneur complet 501 reçoit, à ses entrées A0 à A3, la représentation numérique de — 1, c'est-à-dire [1111]. L'addi-

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tionneur complet reçoit à ses entrées B0 à B3 la représentation numérique de +1, c'est-à-dire [0001]. L'additionneur complet a pour fonction d'ajouter la disparité du mot code choisi à la variation de somme numérique actuelle. En résultat de cette addition, la variation de somme numérique remise à jour est ramenée à zéro, c'est-à-dire à [0000]. Cette variation de somme numérique remise à jour de [0000] est stockée dans le circuit de verrouillage 502.

Il sera maintenant supposé que le mot d'information d'entrée est égal à [0011]. Dans le mode de réalisation de la figure 4, puisque la disparité acteulle est égale à zéro, le mot d'information [0011], qui peut être représenté soit par le mot CODE+ [00011], soit par le mot CODE— [11100], sera représenté par le mot CODE+. Il est rappelé que le code immédiatement précédent est égal à [01100], Si le mot code immédiatement suivant est égal à [00011], on notera qu'une longueur importante de bits «0» se trouvera présente du fait des deux bits «0» de la fin du mot précédent et des trois premiers bits «0» du mot code immédiatement suivant. Une telle importante longueur, ou durée, de répétition peut altérer l'autocadencement du mot code. Par conséquent, et selon le mode de réalisation de la figure 7, au lieu du choix du mot CODE+, sera effectuée la sélection du mot CODE — .

Plus particulièrement, la variation de somme numérique actuelle de [0000] est détectée par la porte NON-ET 602. Cette porte NON-ET fournit un bit «0» afin d'invalider la porte NON-ET 603, ce qui a pour effet d'empêcher le bit de signe algébrique de la variation de somme numérique stockée d'être comparé dans le circuit OU exclusif 401 avec le bit de signe algébrique de la disparité calculée. De plus, l'inverseur 605 inverse le bit «0» fourni par la porte NON-ET 602 de manière à conditionner la porte NON-ET 606. Le bit «1» stocké dans le circuit basculeur 601 et représentant le bit de signe algébrique de la disparité du mot code précédent [01100], dont la disparité de — 1 est égale à [1111], est inversé par la porte NON-ET 606 conditionnée et est encore une fois inversé par la porte OU d'inversion 604 pour être délivré sous la forme d'un bit « 1 » à une entrée du circuit OU exclusif 401. L'autre entrée de ce circuit OU exclusif reçoit le bit de signe algébrique de la disparité qui a été calculée pour le mot CODE+ représentant le mot d'information [0011], On voit que ce mot CODE+ est égal à [00011] dont la disparité est égale à — 1, soit [1111]. Donc, le circuit OU exclusif 401 reçoit alors un bit « 1 » à chacune de ses entrées. Ceci signifie que le bit de signe algébrique de la disparité du mot code qui est alors transmis est égal au bit de signe algébrique de la disparité du mot code immédiatement précédent. Surla base de cette comparaison, le circuit OU exclusif 401 produit un bit «0» qui est inversé par l'inverseur 402 afin de produire un signal de sélection Ss de niveau binaire «1». Ainsi, au lieu de la sélection du mot CODE+ [00011], qui amène une longueur non souhaitable de bits «0» depuis le mot code précédent jusqu'au mode code actuel, c'est le mot CODE — [11100] qui est choisi pour représenter le mot d'information [0011].

Ainsi, et selon le mode de réalisation présenté sur la figure 7, pour éviter des longueurs non souhaitables, si la variation de somme numérique actuelle est égale à zéro, alors le mot code qui est choisi pour représenter le mot d'information immédiatement suivant possède une disparité de signe opposé à celui de la disparité du mot code immédiatement précédent. Naturellement, si la variation de somme numérique actuelle n'est pas égale à zéro, le mode de réalisation de la figure 7 fonctionne exactement de la même manière que le mode de réalisation décrit ci-dessus en relation avec la figure 4.

Sur la figure 8, est représenté un diagramme logique d'un autre mode de réalisation de circuit 30 de calcul de disparité. Ce mode de réalisation peut être utilisé dans le circuit de codage représenté sur la figure 4 ou sur la figure 7. Le mode de réalisation de la figure 8 est constitué de plusieurs portes NON-ET

désignées par les références A à L, chaque porte NON-ET étant destinée à détecter l'instant où le mot d'information à coder est égal à l'un des mots d'information présélectionnés.

Les sorties des portes NON-ET A à D sont connectées aux s entrées respectives d'une porte OU d'inversion M, dont le signal de sortie est inversé et est utilisé comme bit le plus significatif, c'est-à-dire le bit de signe algébrique lié à la borne de sortie S3, pour la disparité calculée. Ainsi, on peut penser que la porte OU d'inversion M est connectée à un ensemble de portes NON-ET. io Les portes NON-ET A à E sont connectées aux entrées respectives d'une porte OU d'inversion N, dont le signal de sortie est encore une fois inversé et utilisé comme bit d'ordre de signification immédiatement inférieur, c'est-à-dire le bit lié à la borne de sortie 22, pour la disparité calculée. Ainsi, on peut 15 penser que la porte OU d'inversion N est connectée à un autre ensemble de portes NON-ET.

Enfin, les portes NON-ET E à L sont connectées aux entrées respectives d'une porte OU d'inversion O, dont le signal de sortie est utilisé comme bit moins significatif suivant, c'est-à-2o dire celui lié à la borne de sortie 21; pour la disparité calculée. Ainsi, on voit que chacune des portes OU d'inversion M, N et O, d'où les bits respectivement associés aux sorties Z3,22 et sont tirés pour la représentation numérique de la disparité calculée, produit sélectivement un bit «1» ou «0» pour différents 25 ensembles de mots d'information.

La figure 9 illustre un autre mode de réalisation de circuit de conditionnement servant à effectuer les mêmes fonctions que celles décrites ci-dessus en relation avec le mode de réalisation de la figure 8, qui peut être utilisé comme circuit 30 de calcul de 30 disparité dans le circuit de codage de la figure 4. Ce circuit de conditionnement possède un certain nombre de portes désignés respectivement par les références A à K, les références A, C, E et I désignant plus précisément des portes ET, les références B, D, F, H, J et K désignant des portes OU exclusifs, et la référence 35 G désignant une porte OU. Pour ne pas allonger la description, la description détaillée du fonctionnement du circuit de conditionnement de la figure 9 ne sera pas donnée. Néanmoins, l'homme de l'art comprendra que le circuit de conditionnement sert à produire une représentation numérique de la disparité 40 pour le mot CODE+ qui représente chaque mot d'information d'entrée, comme cela est précisé dans le tableau de la figure 2.

Selon un autre mode de réalisation de l'invention, chaque mot CODE+ présente une disparité positive et chaque mot CODE— présente une disparité négative. Le tableau présenté 45 sur la figure 10 illustre les mots CODE+ et CODE— respectifs servant à représenter chaque mot d'information, ainsi que la disparité (et sa représentation numérique) de chaque mot code. Le tableau de la figure 10 diffère de celui de la figure 2 en ce que le bit le plus significatif du mot CODE+ de la figure 10 peut 50 être un bit «1» ou un bit «0», alors que le bit le plus significatif de chaque mot CODE+ de la figure 2 est obligatoirement un bit «0». Ainsi, sur la figure 10, la disparité de chaque mot CODE+ est positive, tandis que, sur la figure 2, la disparité de chaque mot CODE+ peut être soit positive, soit négative, selon 55 la configuration particulière des bits du mot code. De même, chaque mot CODE— de la figure 10 ne présente que la disparité négative, et le bit le plus significatif des mots CODE— peut être soit un bit «0», soit un bit «1», tandis que, sur la figure 2, chaque mot CODE — a un bit « 1 » comme bit le plus significatif, 6o et certains mots CODE— présentent une disparité négative.

Un mode de réalisation de circuit de codage permettant de coder un mot d'information d'entrée suivant un mot code relatif au tableau de la figure 10 est présenté sur la figure 11.

Le mode de réalisation de la figure 11 est constitué d'un 65 circuit 10 de conversion de codage et d'un convertisseur parallèle-série 20, qui sont identiques au circuit de conversion de codage et au convertisseur parallèle-série examinés ci-dessus en relation avec la figure 4. Le circuit de codage comporte égale

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ment un circuit 50 de détermination de variation de somme numérique qui est identique au circuit de détermination de variation de somme numérique décrit ci-dessus. Les différences existant entre les modes de réalisation des figures 11 et 4 résident en ce que, dans le mode de réalisation de la figure 11, il est s prévu un circuit 30 de calcul de disparité différent et, en outre, un circuit détecteur 70 servant à détecter si le mot d'information d'entrée correspond à l'un des mots d'information d'un nombre présélectionné de mots d'information et, si tel est le cas, à commander le fonctionnement du circuit 10 de conversion de co- io dage de façon correspondante.

Le circuit 30 de calcul de disparité est constitué d'une porte ET 315 et de portes NON-ET 316 à 320, chaque porte étant destinée à détecter si le mot d'information d'entrée fait partie d'ensembles prédéterminés. Plus particulièrement, la porte ET is 315 est conçue pour détecter si le mot d'information d'entrée est égal à [0000], et ses entrées sont couplées, via les inverseurs 311 à 314, de façon à recevoir respectivement des bits D0, D1; D2 et D3 du mot d'information. Si chacun de ces bits est un bit «0», les inverseurs respectifs délivrent à la porte ET 315 un bit «1 » à 20 chacune de ses entrées, de sorte que la porte ET produit un bit « 1 » indiquant que le mot d'information d'entrée est [0000]. Les portes NON-ET 307 à 320 reçoivent sélectivement des bits inversés et non inversés du mot d'information de sorte que chaque porte NON-ET peut détecter si le' mot d'information corres- 25 pond à un mot prédéterminé associé. Ainsi, dans la configuration représentée, la porte NON-ET 316 détecte si le mot d'information est [1000], la porte NON-ET 317 détecte si le mot d'information est [0100], la porte NON-ET 318 détecte si le mot d'information est [0010], la porte NON-ET 319 détecte si so le mot d'information est [1111], et la porte NON-ET 320 détecte si le mot d'information est [0001]. Ces portes NON-ET sont couplées aux entrées respectives d'une porte OU d'inver- . sion 321 de telle façon que la porte OU d'inversion produise un bit « 1 » si le mot d'information d'entrée est égal à l'un des cinq 35 mots prédéterminés qui sont détectés par ces portes NON-ET.

La sortie de la porte ET 315 est connectée à une entrée respective d'un circuit OU exclusif 323, et la sortie de la porte OU d'inversion 321 est connectée à une entrée respective d'un 40 circuit OU exclusif 324. Les entrées restantes des circuits OU exclusifs 323 et 324 sont connectées en commun de façon à recevoir une version inversée du bit le plus significatif de la représentation numérique de la variation de somme numérique actuelle stockée dans le circuit de verrouillage 502. Ce bit le plus 45 significatif, qui représente le signe algébrique de la variation de somme numérique actuelle, c'est-à-dire de la variation de somme numérique qui a été déterminée pour les mots code précédents, est présent sur la borne de sortie Q3 du circuit de verrouillage et est appliqué, via un inverseur 322, aux entrées so connectées en commun des circuits OU exclusifs. Les signaux de sortie de l'inverseur 322, du circuit OU exclusif 323 et du circuit OU exclusif 324 correspondent aux trois bits les plus significatifs de la disparité calculée pour le mot code qui est utilisé pour représenter le mot d'information d'entrée. Le bit le moins signi- 55 ficatif de la disparité est un bit «1», indiquant donc que la disparité est un nombre impair positif ou négatif. Cette représentation à 4 bits de la disparité calculée est délivrée aux entrées de l'additionneur complet 501 dont la référence contient la lettre A. La représentation numérique de la variation de somme nu- 60 mérique actuelle est délivrée aux entrées de cet additionneur complet dont les références contiennent la lettre B, comme c'était le cas dans les modes de réalisation précédemment décrits. Ainsi que cela a été discuté ci-dessus, l'additionneur complet 501 additionne la disparité et la variation de somme numé- 6s rique actuelle pour produire une représentation numérique de la variation de somme numérique remise à jour, cette variation de somme numérique remise à jour étant stockée dans le circuit de verrouillage 502 lorsque le mot code est transféré en série hors du registre à décalage 201.

Le circuit détecteur 70 est destiné à détecter si le mot d'information comporte trois bits «1» ou plus. Par conséquent, le circuit détecteur est constitué de portes NON-ET 411 à 414, chaque porte NON-ET possédant trois entrées connectées de façon à recevoir des bits respectifs du mot d'information. Plus particulièrement, la porte NON-ET 411 sert à détecter si le mot d'information d'entrée est [0111], la porte NON-ET 412 sert à détecter si le mot d'information est [1011], la porte NON-ET

413 sert à détecter si le mot d'information est [1101], et la porte NON-ET 414 sert à détecter si le mot d'information est [1110]. Toutes ces portes NON-ET peuvent servir à détecter si le mot d'information est [1111]. Les sorties des portes NON-ET 411 à

414 sont connectées aux entrées respectives d'une porte OU d'inversion 415. Ainsi, la porte d'inversion OU 415 produit un bit «1» lorsque l'un quelconque des mots d'information prédéterminés mentionnés ci-dessus (c'est-à-dire un mot d'information contenant trois bits « 1 ») est reçu. Le signal de sortie de cette porte OU d'inversion est comparé avec le bit le plus significatif (c'est-à-dire le bit de signe algébrique) de la variation de somme numérique actuelle stockée dans le circuit de verrouillage 502, par un circuit OU exclusif 416. Le signal de sortie du circuit OU exclusif 416 est utilisé comme bit le plus significatif du mot code et, de plus, si ce signal de sortie est un bit «1», les quatre bits restants du mot code sont des versions inversées du mot d'information d'entrée. Toutefois, si le signal de sortie du circuit OU exclusif 416 est un bit «0», alors les quatre bits restants du mot code correspondent au mot d'information, sans changement.

Le circuit détecteur 70 coopère avec le circuit 10 de conversion de codage pour produire un mot CODE— dont le bit le plus significatif est un bit «0» et qui présente une disparité négative si la variation de somme numérique actuelle est positive, à l'exception de cinq états distincts du mot d'information d'entrée. En présence de l'un de ces cinq états, le bit le plus significatif du mot CODE— est transformé en un bit «1». De même, le circuit détecteur 70 commande le circuit 10 de conversion de codage de façon qu'il produise un mot CODE+, de disparité positive,

dont le bit le plus significatif est un bit «1 » si la variation de somme numérique actuelle est négative, à l'exception du cas de ces mêmes cinq états. Lorsque survient l'un de ces états, le bit le plus significatif du mot CODE+ est un bit «0». Comme cela a été mentionné ci-dessus, ces cinq états sont représentés par cinq mots d'information distincs, chacun d'eux contenant au moins trois bits «1».

Un autre mode de réalisation de l'invention est illustré sur la figure 12. Dans ce mode de réalisation, une mémoire fixe peut être utilisée pour effectuer les fonctions décrites ci-dessus du circuit 10 de conversion de codage et du circuit 30 de calcul de disparité des modes de réalisation des figures 4 à 7. La mémoire fixe 110 peut également servir à effectuer les rôles décrits ci-dessus du circuit détecteur 70 appartenant au mode de réalisation de la figure 11. Le circuit de codage de la figure 12 comporte également un convertisseur parallèle-série 20 et un circuit 50 de détermination de variation de somme numérique, lesquels ont tous deux été décrits ci-dessus.

La mémoire fixe 110 comporte par exemple trentedeux emplacements adressables, chaque emplacement pouvant mémoriser un mot de 8 bits, constitué de bits D0 à Dv, les bits D0 à D4 comprenant le mot code de 5 bits, et les bits D5 à D7 comprenant les trois bits les plus significatifs de la représentation numérique de la disparité. Chaque emplacement est adressé par un mot d'adresse de 5 bits délivré à des bornes A0 à A4 d'entrée d'adresse. Le bit le plus significatif du mot d'adresse est le bit de signe algébrique de la variation de somme numérique et, comme cela est illustré, la borne de sortie Q3 du circuit de verrouillage 502 est connectée à la borne d'entrée A4 de la mémoire fixe

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110. Les quatre bits restants du mot d'adresse sont constitués du mot d'information de quatre bits [D3D2D1D0].

Si le mode de réalisation de la figure 12 est utilisé pour mettre en œuvre le tableau présenté sur la figure 10, alors, à chaque fois que le bit de signe algébrique de la variation de somme numérique actuelle est un bit «0», représentant une variation de somme numérique positive, les emplacements de la mémoire fixe 110 où sont stockés les mots CODE— sont adressés, l'adresse particulière étant déterminée par le mot d'information. Inversement, si le bit de signe algébrique de la variation de somme numérique actuelle est un bit «1», ce qui indique une variation de somme numérique négative, les emplacements où sont stockés les mots CODE+ sont adressés, l'emplacement particulier étant déterminé par la configuration de bits du mot d'information. Ainsi, on voit que le mot code particulier qui est lu à l'emplacement d'adresse de la mémoire fixe 110 est la représentation appropriée du mot d'information qui a été reçu, ce mot code particulier étant choisi en fonction du signe de la variation de somme numérique actuelle. De plus, ce même emplacement où est lu le mot code choisi contient également trois des quatre bits représentant la disparité de ce mot code. Ces trois bits sont également lus à l'emplacement adressé de la mémoire fixe 110 et, en même temps qu'un bit «1», sont fournis aux entrées de l'additionneur complet 501 dont la référence contient la lettre A.

Un autre mode de réalisation de l'invention est illustré par la figure 13. Ce mode de réalisation est identiqué au mode de réalisation décrit ci-dessus de la figure 11, à l'exception du fait qu'il est prévu un circuit 50 de détermination de variation de somme numérique modifié et que, en raison de la nature de ce circuit de détermination de variation de somme numérique modifié, le circuit de détermination de variation de somme numérique modifié, le circuit 30 de calcul de disparité est omis. Le mode de réalisation de la figure 13 comporte ainsi un circuit 10 de conversion de codage, un convertisseur parallèle-série 20, un circuit 50 de détermination de variation de somme numérique et un circuit détecteur 70.

Le circuit 50 de détermination de variation de somme numérique comprend un compteur ascendant-descendant, ou compteur-décompteur, 510 dont une borne d'entrée d'impulsions de cadencement est connectée de façon à recevoir les impulsions de cadencement CK3, et une borne Q/D de commande de sens de comptage est connectée à la sortie Q du registre à décalage 201 de manière à recevoir successivement chaque bit transféré hors de ce registre. Le compteur ascendant-descendant 510 est de préférence un compteur à 4 bits, et il est prévu une sortie Q3 pour le bit le plus significatif de la valeur de comptage atteinte. Le compteur 510 a pour fonction d'«inté-grer» le bit « 1 » des mots code qui sont successivement et en série transférés hors du registre à décalage 201. Ainsi, la valeur de comptage instantanée présente dans le compteur 510 à n'importe quel instant représente la variation de somme numérique des mots code précédemment transmis. Plus particulièrement, un bit « 1 » fourni à la borne de commande de sens de comptage du compteur 510 par la borne de sortie Q du registre à décalage 201 permet à la valeur de comptage existant dans le compteur de s'accroître en réponse à chaque impulsion de cadencement CK3. Un bit «0» délivré à la borne de commande de sens de comptage entraîne une progression décroissante de la valeur de comptage en réponse à chaque impulsion de cadencement. Les impulsions de cadencement CK3 sont des versions inversées des impulsions d'horloge CK2 décrites ci-dessus, et chaque impulsion de cadencement CK3 est synchronisée avec un bit transmis du mot code. Ainsi, après qu'un bit a été transféré hors du registre à décalage 201, la valeur de comptage du compteur ascendant-descendant 510 progresse dans le sens croissant (si le bit transféré est un bit «1») ou dans le sens décroissant (si ce bit est un bit «0»). Après qu'un mot code complet a été transféré

hors du registre à décalage 201, le bit le plus significatif de la valeur de comptage alors présente dans le compteur 510 représente le signe algébrique de la variation de somme numérique, c'est-à-dire que ce bit le plus significatif indique si la variation 5 de somme numérique est positive ou négative.

Comme dans le mode de réalisation de la figure 11 précédemment décrit, le bit de signe algébrique présent sur la sortie Q3 du compteur ascendant-descendant 510, qui est le même que le bit de signe algébrique présent sur la borne de sortie Q3 du 10 circuit de verrouillage 502, est appliqué au circuit OU exclusif 416 de façon à commander le fonctionnement du circuit de conversion de codage de la manière décrite précédemment.

La figure 14 illustre un autre mode de réalisation de l'invention, où un mot d'information de 8 bits est codé en un mot code 15 de 9 bits (m = 9). Ce mode de réalisation fonctionne selon la théorie exposée pour le mode de réalisation de la figure 4 et est constitué d'un circuit 10 de conversion de codage, d'un convertisseur parallèle-série 20, d'un circuit 30 de calcul de disparité, d'un circuit 40 générateur de signaux de sélection et d'un circuit 20 50 de détermination de variation de somme numérique. Le circuit 10 de conversion de codage comporte des circuits OU exclusifs 101 à 108 qui sont identiques aux circuits OU exclusifs 101 à 104 décrits précédemment. Chaque circuit OU exclusif possède une entrée respective qui est connectée de façon à rece-25 voir un bit correspondant des huit bits D0 à D7 du mot d'information de 8 bits. Les signaux de sortie des circuits OU exclusifs sont délivrés à un registre à décalage à entrée en parallèle et sortie en série, lequel, dans le mode de réalisation illustré, est constitué d'un registre à décalage 201 fonctionnant en relation 30 avec un circuit basculeur de type D 205. En plus des huit bits fournis par les circuits OU exclusifs 101 à 108, lesquels huit bits constituent les huit bits de moindre signification du mot code de 9 bits, le signal de sélection Ss, qui est produit de la même manière que le signal de sélection décrit en relation avec la 35 figure 4, est délivré au registre à décalage comme bit le plus significatif. De façon classique, la plupart des registres à décalage à entrée en parallèle et sortie en série sont dotés de huit bornes d'entrée distinctes. Ainsi, pour mettre sous forme série un mot code de 9 bits, le circuit basculeur de type D 205 est 40 destiné à recevoir le bit le moins significatif de ce mot code et, lorsque le registre à décalage 201 est actionné de façon à transférer à l'extérieur les bits qu'il contient, ce bit le moins significatif passe du circuit basculeur 205 au registre à décalage 201 et, par conséquent, suit les états respectifs de ce dernier jusqu'à 45 arriver à la borne de sortie Q. Naturellement, s'il est prévu un registre à décalage à entrée en parallèle et sortie en série de 9 bits, il est possible d'omettre le circuit basculeur 205, les neuf bits du mot code pouvant être délivrés en parallèle à ce registre à décalage.

50 Un tableau représentant les mots CODE+ et CODE— respectifs qui peuvent être choisis pour représenter chaque mot d'information de 8 bits est illustré sur la figure 15, laquelle donne également la disparité de ces mots code.

Le circuit 30 de calcul de disparité utilisé dans le mode de 55 réalisation de la figure 14 est de préférence une mémoire fixe 330 comportant 256 emplacements adressables. Le mot d'information de 8 bits (D0 à D7) est utilisé comme mot d'adresse de 8 bits pour la lecture des quatre bits les plus significatifs de la représentation numérique à 5 bits de la disparité de chaque mot 60 CODE+ qui peut être utilisé pour représenter les mots d'information respectifs. Selon l'état logique du signal de sélection Ss, ces quatre bits les plus significatifs ou bien sont utilisés sans changement pour représenter la disparité d'un mot CODE+, ou bien sont inversés pour représenter la disparité d'un mot 65 CODE — . Des circuits OU exclusifs 304 à 307 laissent passer ou inversent, sélectivement, les quatre bits les plus significatifs de la représentation numérique de la disparité qui sont lus dans la mémoire fixe 330. La représentation numérique de la disparité

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est fournie aux entrées, dont les références contiennent la lettre A, d'un additionneur complet constitué d'un premier étage 501 et d'un second étage 503. La représentation numérique de la variation de somme numérique actuelle est délivrée aux entrées de cet additionneur complet dont les références contiennent la lettre B. De plus, et comme cela a été décrit en relation avec la figure 4, le bit le plus significatif lu dans la mémoire fixe 330 est comparé, par le circuit OU exclusif 401, avec le bit le plus significatif de la variation de somme numérique, c'est-à-dire avec le bit de signe algébrique.

Les additionneurs complets les plus courants permettent d'additionner deux mots de quatre bits. Dans le mode de réalisation de la figure 14, la disparité et la variation de somme numérique sont toutes deux représentées par des mots de 5 bits. Pour assurer l'«addition complète» de ces mots de 5 bits, il est nécessaire de prévoir deux étages additionneurs complets de 4 bits, 501 et 503. Naturellement, dans l'étage 503, seuls les bits les plus significatifs de la disparité et de la variation de somme numérique sont additionnées.

L'addition des mots de 5 bits exprimant la disparité et la variation de somme numérique est représentée par une variation de somme numérique remise à jour formant un mot de 5 bits qui est fourni aux bornes de sortie 20 à 23 de l'étage 501 et à la borne de sortie 20 de l'étage 503.

Cette représentation à 5 bits de la variation de somme numérique remise à jour est stockée dans un circuit de verrouillage constitué d'étages 502 et 504. L'étage 502 est un circuit de verrouillage à quatre bits conçu pour stocker les quatre bits de moindre signification de la variation de somme numérique remise à jour, et l'étage 504 est conçu pour stocker le bit le plus significatif, c'est-à-dire le bit de signe algébrique, de la variation de somme numérique remise à jour. Il est également possible que les étages 502 et 504 soient réunis en un unique circuit de verrouillage à cing bits (ou plus).

Sur la base de la description détaillée qui vient d'être donnée, on remarquera que le mode de réalisation de la figure 14 permet de coder un mot d'information de 8 bits en un mot code de 9 bits dont la disparité est telle que la variation de somme numérique actuelle a été ramenée vers zéro. Ainsi, si la variation de somme numérique des mots code précédents est positive, le mot code qui sera choisi pour représenter le mot d'information d'entrée présentera une disparité négative. Inversement, si la variation de somme numérique actuelle est négative, le mot code qui sera choisi pour représenter le mot d'information d'entrée présentera une disparité positive. De plus, le niveau maximal absolu que la variation de somme numérique peut atteindre est fixé à ± 9.

La figure 16 illustre un mode de réalisation de décodeur conçu pour décoder le mot code de 9 bits produit par le circuit de codage de la figure 14. Ce décodeur est identique à celui décrit ci-dessus en relation avec la figure 6, à l'exception du fait qu'il peut recevoir neuf bits au lieu de cinq, et qu'il peut décoder ces neuf bits en un signal de 8 bits au lieu d'un signal de 4 bits. Le décodeur de la figure 16 est constitué d'un registre à décalage série-parallèle formé d'étages 701 et 702 dont la fonction est de recevoir les bits transmis en série du mot code de 9 bits et de les stocker temporairement sous forme parallèle. Ces bits en parallèle sont alors chargés dans un circuit de verrouillage constitué d'étages 704 et 705, qui fournissent les huit bits les moins significatifs aux entrées respectifs de circuits OU exclusifs 710 à 717, le bit le plus significatif étant délivré en commun aux entrées restantes de chacun de ces circuits OU exclusifs.

Un autre mode de réalisation de l'invention est présenté sur la figure 17, dans lequel un mot d'information de 8 bits est codé en un mot code de 10 bits (m = 10). Ce codeur est analogue au codeur de la figure 14, à l'exception du fait que le mot code comporte alors deux bits redondants. Ces deux bits redondants sont complémentaires l'un de l'autre, de sorte que l'un est un bit

« 1 » et l'autre un bit «0». Puisque le mot code comporte alors un nombre pair de bits, plusieurs mots CODE+ et CODE— peuvent avoir une disparité nulle, c'est-à-dire que les mots code peuvent être constitués par un nombre égal de bits «1 » et «0».

5 Un avantage qu'il y a à prévoir des mots code à disparité nulle consiste en ce que la variation de somme numérique peut être ramenée dans des limites resserrées.

Sur la figure 17, le registre à décalage à entrée en parallèle et sortie en série est constitué d'étages 211,212 et 213, chaque io étage étant formé d'un registre à décalage à quatre bits. Les quatre bits les plus significatifs du mot code de 10 bits sont chargés dans l'étage 211, les quatre bits suivants de moindre signification sont chargés dans l'étage 212, et les deux bits les moins significatifs sont chargés dans l'étage 213. Ces bits sont 15 transférés en série de l'étage 213 dans les étages 212 et 211 afin de sortir par la sortie Q de l'étage 211. Le reste du circuit du convertisseur parallèle-série 20, ainsi que le circuit 30 de calcul de disparité, le circuit 40 générateur de signaux de sélection et le circuit 50 de détermination de la variation de somme numérique 20 sont identiques à deux décrits ci-dessus en relation avec le mode de réalisation de la figure 14.

On admettra que, puisque le mot code qui est produit par le mode de réalisation de la figure 17 est constitué d'un nombre pair de bits, la disparité de chaque mot code est, de même, un 25 nombre pair. Ainsi, le bit le moins significatif de la représentation numérique de la disparité sera toujours un bit «0».

La figure 18 présente un tableau qui montre les mots CODE+ et CODE—respectifs qui peuvent représenter chaque mot d'information d'entrée, ainsi que la disparité correspon-30 dante de ces mots code. Le signal de sélection Ss est déterminé de la même manière que dans le mode de réalisation de la figure 14.

On peut noter que les modes de réalisation des figures 14 et 17 sont sensiblement identiques et, s'il est supposé que, dans les 35 deux modes de réalisation, le mot code comporte X bits les plus significatifs (où X — 1 ou 2), alors le fonctionnement du mode de réalisation de la figure 17 est sensiblement identique à celui du mode de réalisation de la figure 14.

Un mode de réalisation de décodeur qui est compatible avec 40 le circuit de codage de la figure 17 est présenté sur la figure 19. On note que ce décodeur est identique au décodeur décrit ci-dessus en relation avec la figure 16. Ce décodeur comporte un registre à décalage série-parallèle constitué d'étages 701,702 et 703, qui est conçu pour recevoir les bits transmis en série du mot 45 code de 10 bits et, lorsque le registre à décalage a été chargé, de transférer ces dix bits sous forme parallèle à un circuit de verrouillage constitué d'étages 704,705 et 706. Chaque étage du registre à décalage est un registre à quatre étages du type couramment disponible dans le commerce. Ainsi que cela est repré-50 senté, la borne de sortie Q3 correspondant au bit le plus significatif de l'étage 701 est connecté à la borne d'entrée I de l'étage 702, et la borne de sortie Q3 de cet étage est connectée à la borne d'entrée de l'étage immédiatement suivant 703. Ainsi, le bit le plus significatif du mot code de 10 bits est transmis en série 55 des étages 701 et 702 à l'étage 703.

Chaque étage du circuit de verrouillage est constitué d'un dispositif de verrouillage à 4 bits dont les bornes d'entrée sont connectées aux bornes de sortie d'un étage correspondant du registre à décalage, et dont les bornes de sortie sont connectées 60 à des entrées respectives de circuits OU exclusifs 710à718. On notera que les huit bits qui sont stockés dans les étages 704 et 705 du circuit de verrouillage servent au rétablissement du mot d'information d'entrée initial. Les deux bits les plus significatifs du mot code sont stockés dans l'étage 706 du circuit de verrouil-65 läge. Sur la base du tableau de la figure 18, on voit que, si un mot CODE+ est reçu, le bit placé sur la borne de sortie Q0 de l'étage 706 est un bit «0», et le bit placé sur la borne de sortie Qt est un bit «1». Inversement, si un mot CODE— est reçu, le bit

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placé sur la borne de sortie Q0 de l'étage 706 est un bit « 1 », et le bit placé sur la borne de sortie Q! est un bit «0». Par conséquent, le bit placé sur la borne de sortie Q0 peut être utilisé pour commander le fonctionnement de circuits OU exclusifs 710 à

717 afin de, sélectivement, laisser passer sans modification les huit bits les moins significatifs du mot code reçu pour rétablir le mot d'information initial, ou bien inverser ces huits bits pour rétablir le mot d'information. Lorsque le mot CODE+ est reçu, les circuits OU exclusifs 710 à 717 laissent passer les huit bits les moins significatifs du mot code sans modification. Lorsqu'un mot CODE— est reçu, les circuits OU exclusifs 710 à 717 inversent ces huit bits.

Sur la base de la discussion précédente, et à l'examen de la figure 18, on voit que, dans le décodeur à 10 bits, les deux bits les plus significatifs doivent différer l'un de l'autre. Si ces bits sont les mêmes, le mot coder reçu est erroné. Par conséquent, il est prévu un circuit OU exclusif 718 supplémentaire pour comparer ces deux bits et faire fonction de détecteur d'erreur. Si ces bits de codage diffèrent l'un de l'autre, le circuit OU exclusif

718 produit un bit «1» indiquant une réception exacte. Toutefois, si ces bits de codage sont égaux, le circuit OU exclusif 718 produit un bit «0» qui indique la présence d'une erreur dans le mot code reçu. Cette indication d'erreur peut être utilisée pour empêcher la poursuite du traitement du mot d'information rétabli.

Un résumé des opérations de sélection d'un mot code particulier permettant de représenter un mot d'information d'entrée en fonction de la variation de somme numérique actuelle est présenté dans le tableau suivant. Dans ce tableau, on suppose que cinq types différents de représentation sont possibles:

(I) chaque mot d'information est représenté par un mot code ayant une disparité nulle;

(II) chaque mot d'information est représenté par un mot code ayant une disparité nulle et par un autre mot code ayant une disparité positive;

(III) chaque mot d'information est représenté par un mot code ayant une disparité nulle et par un autre mot code ayant une disparité négative;

(IV) chaque mot d'information est représenté par un mot code ayant une disparité positive et par un autre mot code ayant une disparité négative; et

(V) chaque mot d'information est représenté par un mot code ayant une disparité positive, par un autre mot code ayant une disparité nulle et par un autre mot code ayant une disparité négative.

La présente du symbole «X» indique lequel de ces mots code est choisi lorsque la variation de somme numérique (DSV) actuelle est positive, lorsque la variation de somme numérique actuelle est négative, et lorsque la variation de somme numérique actuelle est égale à zéro.

Tableau

Disparité des mots code III zéro

DSV >0 DSV <0 DSV =0 X X

X

IV

+

zéro

X X

X

Disparité des mots code

DSV >0

I zéro

X

Ha zéro

X

+

X

Les figures 20,21 et 22 sont des schémas de principe qui représentent divers modes de réalisation de l'invention, chaque 15 mode de réalisation comportant un convertisseur 10 de n à m bits, un convertisseur parallèle-série 20 et un sélecteur 80 de mot code. Dans chaque mode de réalisation, un mot d'information de n bits est délivré en parallèle au convertisseur 10. Le convertisseur sert à transformer chaque mot d'information de n 20 bits en un mot code de m bits correspondant, ce mot code de m bits étant délivré en parallèle au convertisseur parallèle-série 20. Ce dernier sert à mettre sous forme de série le mot code de m bits. De plus, chaque sélecteur 80 de mot code a pour fonction de produire un signal de sélection Ss, dont l'état logique sert à sélectionner lequel des mots CODE + et CODE— servira de mot code de m bits. Sur la figure 20, le mot d'information de n bits est délivré au sélecteur 80 de mot code, lequel produira le signal de sélection. Ainsi, sur la figure 20, le sélecteur 80 peut comprendre le circuit 30 de calcul de disparité, le circuit 40 générateur de signaux de sélection et le circuit 50 de détermination de variation de somme numérique qui sont représentés à titre d'exemple sur les figures 4,7,11,12,14 et 17.

Sur la figure 21, le sélecteur 80 de mot code est couplé à la sortie du convertisseur parallèle-série 20 afin de produire le signal de sélection Ss en fonction des mots code transmis en série. Ainsi, le sélecteur 80 peut comprendre le circuit 50 de détermination de variation de somme numérique présenté sur la figure 13.

Dans le mode de réalisation de la figure 22, le sélecteur 80 de mot code reçoit le mot code de m bits produit par le convertisseur 10 et répond à ce mot code en produisant le signal de sélection Ss. Le sélecteur 80 peut donc comprendre le circuit 30 de calcul de disparité et le circuit 50 de détermination de variation de somme numérique de la figure 11, si, par exemple, le mot code délivré au registre à décalage 201 est également délivré au circuit de calcul de disparité à la place du mot d'information d'entrée. De plus, diverses modifications évidentes doivent être apportées au circuit de calcul de disparité.

Dans les modes de réalisation des figures 20 à 22, des circuits de conditionnement 60, tels que celui présenté sur la figure 7, peuvent être prévus pour limiter les longueurs non souhaitables de bits «0 » et « 1 » successifs dans le cas où la variation de somme numérique actuelle est égale à une valeur prédéterminée, telle que zéro. De même, dans la description précédente, il a été supposé que la disparité était égale au nombre de bits «1» dans le mot code, moins le nombre de bits «0» dans ce mot. Si cela est souhaitable, la disparité peut être calculée en fonction du nombre de bits «0» moins le nombre de bits « 1 » dans le mot code.

25

30

35

40

45

55

17 feuilles dessins

Claims

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2

REVENDICATIONS (330) une représentation numérique de la valeur absolue de la

1. Procédé de codage d'un mot d'information de n bits en un disparité de chaque mot code de m bits qui peut être produit mot code de m bits, pour lequel n 3= 2 et m > n et où la pour représenter certains mots respectifs desdits mots d'infor-composante de courant continu de mots code successifs est ra- mation de n bits, à utiliser (A0 à A7) le mot d'information de n menée au minimum, le procédé étant caractérisé en ce qu'il 5 bits à coder pour lire la représentation numérique mémorisée de comprend les opérations consistant à calculer (30, 50) la varia- la valeur absolue de ladite disparité, et à sélectivement inverser tion de somme numérique de plusieurs mots code de m bits (304 à 307) ladite représentation numérique lue si le bit le plus précédents, y compris le mot code de m bits immédiatement significatif du mot code de m bits produit est dans un état logi-précédent, ét à utiliser (10, 40) la variation de somme numéri- que présélectionné.

que calculée pour produire sélectivement l'un de plusieurs mots io 9. Procédé selon la revendication 1, caractérisé en ce que code de m bits afin de représenter le mot d'information de n bits l'opération de calcul de la variation de somme numérique com-

immédiatement suivant de façon que la variation de somme prend les opérations consistant à compter (510) dans un premier numérique, qui a été calculée en fonction du mot code de m bits sens chaque bit « 1 » contenu dans chaque mot code de m bits immédiatement suivant, subisse une réduction de valeur. produit, et à compter dans un secon sens, opposé au premier,
2. Procédé selon la revendication 1, caractérisé en ce que is chaque bit «0» contenu dans chaque mot code de m bits produit, l'opération de calcul de la variation de somme numérique com- la valeur de comptage étant égale à une représentation numéri-prend les opérations consistant à déterminer (30) la disparité du que de ladite variation de somme numérique.

mot code de m bits produit et à additionner (501) la disparité 10. Procédé selon la revendication 9, caractérisé en ce que,

déterminée avec la variation de la somme numérique desdits pour utiliser ladite variation de somme numérique calculée de plusieurs mots code de m bits précédents. 20 manière à produire sélectivement l'un de plusieurs mots code de
3. Procédé selon la revendication 2, caractérisé en ce que m bits, on utilise le bit le plus significatif (Q3) de ladite variation l'opération de détermination de la disparité dudit mot code de m de somme numérique comme bit présélectionné dudit mot code bits produit comprend les opérations consistant à compter de m bits, on utilise le mot d'information de n bits immédiate-(301, 302) le nombre de bits d'un état logique prédéterminé ment suivant pour les bits restants dudit mot code de m bits, et inclus dans le mot d'information de n bits à coder, à doubler 25 on inverse (101 à 104) lesdits bits restants si le bit le plus signifi-(303) le nombre compté, et à soustraire (303) le nombre m catif de ladite valeur de comptage est dans un état logique présé-dudit nombre compté afin de produire une représentation nu- lectionné.

mérique de la disparité. 11. Procédé selon la revendication 10, caractérisé en outre
4. Procédé selon la revendication 3, caractérisé en ce que en ce qu'on détecte (411 à 415) si un nombre prédéterminé des l'opération de détermination de la disparité dudit mot de m bits 30 bits dudit mot d'information de n bits immédiatement suivant produit comprend en outre l'opération consistant à inverser sont dans un état logique présélectionné et, dans ce cas, on (304 à 306; 304 à 307) tous les bits, sauf celui de moindre inverse (416) l'état logique du bit le plus significatif de ladite signification, de la représentation numérique de la disparité si le valeur de comptage.

bit le plus significatif (Ss) dudit mot code de m bits produit est un 12. Procédé selon la revendication 2, caractérisé en ce que

état logique présélectionné. 35 l'opération d'utilisation de la variation de somme numérique
5. Procédé selon la revendication 2, caractérisé en ce que calculée pour produire sélectivement l'un de plusieurs mots l'opération de détermination de la disparité dudit mot de m bits code de m bits comprend les opérations qui consistent à compa-produit comprend les opérations consistant à produire des re- rer (401) le bit le plus significatif de la variation de somme présentations numériques respectives de la disparité pour des numérique avec le bit le plus significatif de la disparité, à doter ensembles correspondants de mots d'information de n bits 40 ledit mot code de m bits d'un bit le plus significatif (402) ayant (M, N, 0;H, J, K), et à détecter (figures 8 et 9) l'ensemble un premier état logique et de bits restants (101 à 104; 101 à particulier qui comporte ledit mot d'information de n bits à 108) qui sont égaux aux bits dudit mot d'information de n bits coder de façon à produire la représentation numérique respec- immédiatement suivant si le bit le plus significatif de la variation tive correspondante de la disparité. de somme numérique et celui de la disparité diffèrent l'un de
6. Procédé selon la revendication 2, caractérisé en ce que 45 l'autre, et à doter ledit mot code de m bits d'un bit le plus l'opération de détermination de la disparité dudit mot de m bits significatif ayant un second état logique et de bits restants qui produit comprend l'opération consistant à produire une repré- sont égaux à des versions inversées des bits du mot d'informa-sentation numérique de la disparité dont le bit le plus significatif tion de n bits immédiatement suivant si les bits les plus significa-(322) est opposé au bit le plus significatif de la représentation tifs de la variation de somme numérique et de la disparité sont numérique de la variation de somme numérique desdits plu- 50 égaux l'un à l'autre.

sieurs mots code de m bits précédents et dont on détermine les 13. Procédé selon la revendication 12, caractérisé en outre bits de moindre signification (323, 324) en détectant (315 à par les opérations consistant à mémoriser (601) le bit le plus

320) si le mot d'information de n bits à coder est égal à l'un de significatif de la disparité du mot code de m bits immédiatement plusieurs mots de n bits présélectionnés et, si tel est le cas, en précédent, à détecter (602) si la variation de somme numérique produisant des bits particuliers de moindre signification en fonc-55 est égale à une valeur prédéterminée, à produire (110) un mot tion du mot d'information de n bits détecté. code de m bits préliminaire pour représenter le mot d'informa-
7. Procédé selon la revendication 2, caractérisé en ce que tion de n bits immédiatement suivant, à comparer (60, 401) le l'opération de détermination de la disparité dudit mot code de m bit le plus significatif (23) de la disparité du mot code de m bits bits produit comprend les opérations qui consistent à mémoriser préliminaire avec ledit bit le plus significatif mémorisé lorsque la (110) une représentation numérique de la disparité de chaque 60 variation de somme numérique est égale à ladite valeur prédé-mot code de m bits qui peut être produit, et à utiliser (A0 à A4) terminée, à utiliser le mot code de m bits préliminaire si le bit le le mot d'information de n bits immédiatement suivant et ladite plus significatif de la disparité du mot code de m bits prélimi-variation de somme numérique pour lire la représentation nu- naire diffère du bit le plus significatif mémorisé, et à inverser mérique mémorisée particulière qui est associée audit mot code (101 à 104; 402) tous les bits du mot code de m bits préliminaire de m bits produit. 65 si le bit le plus significatif de la disparité du mot code de m bits
8. Procédé selon la revendication 2, caractérisé en ce que préliminaire est égal au bit le plus significatif mémorisé, l'opération de détermination de la disparité dudit mot code de m 14. Procédé selon la revendication 1, caractérisé en ce que bits produit comprend les opérations consistant à mémoriser l'opération consistant à utiliser ladite variation de somme numé-

3

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rique calculée pour produire sélectivement un de plusieurs mot code de m bits comprend les opérations consistant à mémoriser (110) 2m mots code de m bits, à utiliser le mot code de m bits immédiatement suivant (A(J-A3) ainsi que le bit le plus significatif (A4) de la variation de somme numérique comme mot d'adresse, et à lire (D0 à D4) le mot code de m bits adressé par ledit mot d'adresse.
15. Procédé selon la revendication 1, caractérisé en ce que n = 4 et m = 5.
16. Procédé selon la revendication 1, caractérisé en ce que n = 8 et m = 9.
17. Procédé selon la revendication 1, caractérisé en ce que n = 8 et m = 10.
18. Procédé selon la revendication 1, caractérisé en ce que l'opération de production d'un mot code de m bits comprend les opérations consistant à produire sélectivement l'un d'au moins deux mots code de m bits pour représenter le mot d'information de n bits à coder, les mots de m bits représentant un mot d'information de n bits particulier ayant des disparités de valeurs absolues égales mais de signes algébriques opposés (figures 2, 10, 15, 18), et à sélectionner (401, 402; 416) celui des mots code de m bits dont la disparité, après combinaison avec la variation de somme numérique actuelle, ramène la variation de somme numérique vers zéro.
19. Procédé selon la revendication 18, caractérisé en ce que la disparité de chaque mot code de m bits produit est représentée sous forme de signal numérique comportant un bit de signe algébrique indiquant le signe algébrique de la disparité, en ce que la variation de somme numérique est représentée sous forme de signal numérique comportant un bit de signe algébrique indiquant le signe algébrique de la variation de somme numérique, et en ce que ladite opération de sélection consiste à sélectionner celui des mots code de m bits dont le bit de signe algébrique de disparité est opposé au bit de signe algébrique de la variation de somme numérique.
20. Procédé selon la revendication 19, caractérisé en ce qu'il comprend les opérations consistant à détecter (602) si la variation de somme numérique est égale à zéro, et à sélectionner (60, 601) celui des mots code de m bits dont le bit de signe algébrique de disparité est opposé au signe algébrique de disparité du mot code de m bits immédiatement précédent lorsque la variation de somme numérique est égale à zéro.
21. Appareil pour la mise en œuvre du procédé selon la revendication 1, caractérisé en ce qu'il comprend un circuit (50) de détermination de variation de somme numérique servant à déterminer la variation de somme numérique actuelle de plusieurs mots code précédents, une entrée (D0 à D3; D0 à D7) servant à recevoir un mot d'information de n bits à coder, un circuit (10, 20) de conversion de codage qui code sélectivement le mot d'information de n bits reçu en l'un d'au moins deux mots code de m bits, chacun desdits deux mots code de m bits étant représentatif du mot d'information reçu, et tous deux ayant des disparités de valeurs absolues égales et de signes algébriques opposés, et un circuit de sélection (40) qui sélectionne celui des mots code de m bits dont la disparité, une fois combinée avec la variation de somme numérique actuelle, ramène ladite variation de somme numérique vers zéro.
22. Appareil selon la revendication 21, caractérisé en ce qu'il comprend en outre un circuit (30) de calcul de disparité qui calcule la disparité du mot code de m bits choisi représentant le mot d'information de n bits reçu.
23. Appareil selon la revendication 22, caractérisé en ce que ledit circuit de détermination de variation de somme numérique comporte un circuit d'addition (501) qui additionne une représentation numérique de la disparité calculée avec une représentation numérique de la variation de somme numérique actuelle afin de produire une représentation numérique remise à jour de la variation de somme numérique sur la base desdits mots code précédents et du mot code sélectionné.
24. Appareil selon la revendication 23, caractérisé en ce que le circuit de sélection comporte un circuit (401, 402; 416) qui

5 sélectionne de façon préliminaire l'un desdits deux mots code, et un comparateur (401) qui compare la disparité du mot code sélectionné de façon préliminaire avec la variation de somme numérique actuelle afin de déterminer si la variation de somme numérique actuelle diminue lorsqu'on lui ajoute la disparité du io mot code choisi de façon préliminaire et, si tel n'est pas le cas, de remplacer le mot code initialement choisi par un autre desdits (au moins) deux mots codes.
25. Appareil selon la revendication 24, caractérisé en ce que les représentations numériques de la disparité calculée et de la i5 variation de somme numérique actuelle présentent respectivement des valeurs positive ou négative, le bit le plus significatif de chacune d'elles étant indicatif du signe algébrique, et en ce que le comparateur est connecté de façon à recevoir et comparer le bit le plus significatif respectif des représentations numériques 20 de la disparité et de la variation de somme numérique de façon à modifier la sélection préliminaire du mot code si les bits les plus significatifs comparés sont égaux.
26. Appareil selon la revendication 25, caractérisé en ce que le comparateur est un circuit OU exclusif.

25 27. Appareil selon la revendication 25, caractérisé en ce qu'il comporte en outre un détecteur (602) qui détecte si la variation de somme numérique actuelle est égale à une valeur prédéterminée, un circuit de mémorisation (601) qui mémorise le bit le plus significatif de la représentation numérique de la 30 disparité du mot code immédiatement précédent, et un circuit de conditionnement (60) ayant pour fonction, lorsque ladite variation de somme numérique actuelle est égale à ladite valeur prédéterminée, de délivrer ledit bit le plus significatif mémorisé au comparateur (401), dans lequel ledit bit le plus significatif 35 mémorisé est comparé avec le bit le plus significatif de la représentation numérique de la disparité dudit mot code initialement choisi, le circuit de conditionnement ayant pour fonction, lorsque la variation de somme numérique actuelle n'est pas égale à ladite valeur prédéterminée, de délivrer au comparateur le bit le 40 plus significatif de la représentation numérique de ladite variation de somme numérique actuelle.
28. Appareil selon la revendication 21, caractérisé en ce que la représentation numérique de la variation de somme numérique actuelle possède une valeur positive ou négative, le bit le

45 plus significatif étant indicatif'du signe algébrique, et en ce que ledit circuit de sélection (401, 416; figure 12, A4) reçoit le bit le plus significatif de la variation de somme numérique afin de sélectionner un desdits deux mots de m bits lorsque le bit le plus significatif est dans un premier état logique et de sélectionner un so autre desdits (au moins) deux mots de m bits lorsque ledit bit le plus significatif est dans un second état logique.
29. Appareil selon la revendication 28, caractérisé en ce que le circuit de conversion de codage comporte un circuit de conditionnement (101 à 104) qui reçoit le mot d'information de n bits

55 à coder et qui reçoit ledit bit le plus significatif de la représentation numérique de la variation de somme numérique actuelle afin de laisser passer, sans modification, le mot d'information de n bits si le bit le plus significatif est dans le premier état logique et d'inverser les bits respectifs du mot d'information de n bits si so le bit le plus significatif est dans le second état logique, ledit bit le plus significatif étant utilisé comme un (n + l)e bit, si bien que m = n + 1.
30. Appareil selon la revendication 29, caractérisé en ce que le mot d'information de n bits est délivré sous forme de mot à

65 bits en parallèle, et en ce que le circuit de conditionnement est formé de n circuits OU exclusif.
31. Appareil selon la revendication 30, caractérisé en ce que le circuit de conversion de codage comporte un circuit détecteur

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(411 à 415) qui détecte si au moins un nombre prédéterminé de bits du mot d'information de n bits présentent tous un état logique particulier de façon à inverser le bit le plus significatif (Ss) délivré au circuit de conditionnement.
32. Appareil selon la revendication 28, caractérisé en ce que le circuit de conversion de codage comporte une mémoire (110) possédant plusieurs emplacements de mémorisation adressables qui mémorisent respectivement certains des mots code de m bits, ainsi que n + 1 bornes d'entrée de bits d'adresse connectées de façon à recevoir ledit mot d'information de n bits et le bit le plus significatif de la représentation numérique de la variation de somme numérique actuelle, si bien que le mot code de m bits mémorisé dans l'emplacement qui est alors adressé par le mot d'information de n bits et le bit le plus significatif est lu.
33. Appareil selon la revendication 21, caractérisé en ce qu'il comporte un circuit (30) de calcul de disparité qui calcule la disparité d'un mot choisi parmi les au moins deux mots code de m bits qui sont représentatifs du mot d'information reçu, en ce que le circuit de sélection comporte un comparateur (401) qui compare une représentation (23) de la disparité calculée avec une représentation (Q3) de la variation de somme numérique actuelle afin de déterminer si la variation de somme numérique actuelle est réduite dans le cas où ledit mot de code de m bits considéré est choisi et de produire un signal de sélection (Ss) indicatif de celui-ci, et en ce que le circuit de conversion de codage comporte un circuit de conditionnement (101 à 104) qui reçoit le mot d'information de n bit à coder et qui reçoit le signal de sélection (Ss) de façon à laisser passer sans modification le mot d'information de n bits si ledit signal de sélection a une première valeur («0») et à inverser les bits respectifs du mot d'information de n bits si le signal de sélection a une seconde valeur («1»), le signal de sélection et le mot d'information de n bits étant utilisés, en combinaison, pour former ledit mot code de m bits.
34. Appareil selon la revendication 33, caractérisé en ce que m = (n + 1), et en ce que le signal de sélection consiste en le bit le plus significatif du mot code de m bits.
35. Appareil selon la revendication 33, caractérisé en ce que m = (n + 2), et en ce que le signal de sélection et une version inversée de celui-ci constituent les deux bits les plus significatifs du mot code de m bits.
36. Appareil selon la revendication 21, caractérisé en ce que le circuit de détermination de variation de somme numérique comporte un circuit (30) de calcul de disparité qui calcule la disparité du mot code de m bits choisi représentant ledit mot d'information de n bits reçu, un circuit de modification (304 à 306; 322 à 324; 304 à 307) qui modifie sélectivement la disparité calculée en fonction du mot code de m bits choisi, et un circuit d'addition (501) qui additionne la disparité sélectivement modifiée et la variation de somme numérique actuelle afin de produire une variation de somme numérique remise à jour.
37. Appareil selon la revendication 28, caractérisé en ce que le circuit de calcul de disparité comporte un circuit (301, 302) qui détermine le nombre de bits du mot d'information reçu qui présentent un état logique prédéterminé, et un circuit arithmétique (303) qui double ledit nombre déterminé et soustrait de celui-ci le nombre m afin de produire une représentation numérique de la disparité du mot code de m bits choisi.
38. Appareil selon la revendication 37, caractérisé en ce que la variation de somme numérique actuelle est représentée par un signal numérique possédant un bit indicatif du signe algébrique, en ce que la représentation numérique de la disparité du mot code de m bits choisi possède un bit indicatif du signe algébrique, et en ce que le circuit de modification comporte un comparateur (401) qui compare les bits indicatifs du signe algébrique des représentations numériques respectives de la disparité et de la variation de somme algébrique, et un inverseur (304 à 306) qui inverse tous les bits sauf le bit le moins significatif, de la représentation numérique de la disparité dans le cas où les bits comparés sont égaux.
39. Appareil selon la revendication 36, caractérisé en ce que le circuit de calcul de disparité comporte plusieurs ensembles de

5 portes (A à D, A à E, E à L; 315, 316 à 321), chaque ensemble recevant des bits sélectionnés parmi les bits du mot d'information de n bits, chaque porte d'un ensemble respectif ayant pour fonction de détecter si un mot d'information de n bits correspondant a été reçu, et plusieurs circuits de sortie (M, N, O; io 323, 324) associés à certaines desdites portes de façon à produire des signaux de sortie correspondants lorsque des mots d'information de n bits choisis sont reçus, si bien qu'il est produit une représentation numérique de la disparité du mot code de m bits choisi qui est constituée des signaux de sortie produits 15 par lesdits circuits de sortie.
40. Appareil selon la revendication 39, caractérisé en ce que lesdits circuits de sortie (323, 324) produisent des signaux de sortie correspondants qui comprennent les bits intermédiaires de la représentation numérique de la disparité dudit mot code

20 de m bits choisi, en ce que la variation de somme numérique actuelle est représentée par un signal numérique, et en ce que le circuit de calcul de disparité comporte un inverseur (322) qui inverse le bit le plus significatif du signal numérique représentant ladite variation de somme numérique actuelle afin de pro-25 duire le bit le plus significatif de la disparité.
41. Appareil selon la revendication 36, caractérisé en ce que le circuit de calcul de disparité comporte une mémoire adressable (110) qui possède un emplacement adressable pour chaque mot code de m bits, dans lequel emplacement une représenta-

30 tion numérique de la disparité du mot code de m bits correspondant est mémorisé, et un circuit de lecture (Aq à A4) qui lit la représentation numérique en fonction du mot code de m bits choisi.

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