CH661624A5 - Procede et appareil pour convertir des donnees digitales. - Google Patents
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Description
La présente invention concerne un procédé et un appareil de conversion de données digitales en un signal digital codé sans retour à zéro, inversé dit NRZI et plus particulièrement un procédé et un appareil de conversion de données digitales susceptible d'être utilisé dans le cas d'un signal audio ou similaire codé par modulation d'impulsions (PCM) et ensuite enregistré.
Si un signal analogique tel qu'un signal audio est converti sous forme digitale avant son enregistrement, la fidélité de reproduction du signal enregistré peut être considérablement améliorée. Un mode habituel d'enregistrement converti un signal analogique initial en données digitales par utilisation du codage par modulation d'impulsions (PCM). Les données digitales PCM sont ensuite modulées par un système de codage dit NRZI (non-return to zéro, inverted) ou sans retour à zéro, inversé. Le système de codage NRZI permet un enregistrement avec la même densité possible de bits que le codage NRZ mais sans les problèmes associés au signal de polarité du codage NRZ.
Dans le système de codage NRZI, un bit digital «1» est représenté par une transition entre les deux niveaux d'un signal, tandis qu'une absence de transition du signal à deux niveaux représente un bit digital «0». Dans le code NRZI, le niveau réel du signal, qu'il soit haut ou bas, ne représente pas une information digitale. Par contre, l'information digitale est déterminée par une variation ou une absence de variation du signal entre des cellules ou groupes de bits adjacents. Par exemple, si la partie du signal représentant un bit particulier d'une donnée digitale est au même niveau que la partie représentant le bit précédent, ce bit particulier est un zéro digital.
Le présent demandeur a proposé antérieurement un tel système de conversion d'information selon ce qui suit. Ce système a un mode de conversion 8/10 dans lequel chaque groupe de huit bits d'information digitale dans une base binaire est converti en un mot de dix bits pour donner un signal digital converti. Huit bits (Bl, B2, B3, B4, B5, B6, B7, B8) peuvent être combinés de 256 (28) manières différentes. Avec dix bits, 1024 (210) combinaisons sont possibles. Ainsi, 256 des 1024 combinaisons possibles sont utilisées pour représenter les combinaisons de huit bits.
En correspondance avec les conditions fixées ci-dessus, il existe certaines contraintes selon lesquelles 256 combinaisons peuvent être utilisées. Premièrement, ces conditions exigent que la composante continue (DC) du signal converti soit zéro. Deuxièmement, par le fait que le codage NRZI est utilisé, le nombre de zéros digitaux consécutifs dans le signal converti ne doit jamais excéder trois, sans quoi Tmax/Tmin (où Tmax est l'intervalle maximum entre les transitions de niveaux et Tmin est l'intervalle minimum entre les transitions) sera plus grand que quatre.
Avec ces contraintes, la table I suivante montre les combinaisons possibles de dix bit digitaux dans le code NRZI pour lequel la composante DC est nulle mais dans lequel il n'y a pas plus que trois zéros digitaux dans une ligne (soit à l'intérieur de chaque mot de dix bits, soit à la jonction entre deux de ces mots):
TABLE I
1
10
....100
....1000
1
69
34
14
4
01
40
20
8
1
O O
20
10
3
1
0001...
8
3
2
1
La table I montre qu'il existe de nombreuses combinaisons qui satisfont aux contraintes. Par exemple, si trois zéros digitaux sont permis au début de chaque mot, aucun zéro digital ne peut alors être permis à la fin de n'importe quel mot. Dans ce cas, la table I montre que le total des combinaisons possibles est:
137 = 69 + 40 + 20 + 8
Parmi toutes les combinaisons possibles de la table I, le total maximum est obtenu si pas plus que deux zéros digitaux sont permis au début d'un mot converti de dix bits et si pas plus qu'un zéro digital est permis à la fin. Dans ce cas, ce total est:
193 = 69 + 40 + 20 + 34 + 20 + 10
Ainsi, 193 combinaisons de dix bits sont à disposition pour lesquelles la composante continue DC est zéro. Ces combinaisons sont appelées «combinaisons primaires».
Par le fait qu'il existe 256 mots possibles de huit bits des données originales, 63 combinaisons additionnelles de dix bits sont nécessaires pour représenter la totalité des données originales. Il est donc nécessaire d'utiliser des combinaisons de dix bits pour lesquelles la composante continue DC n'est pas nulle.
5
10
15
20
25
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45
50
55
60
65
3
661 624
La table suivante illustre le nombre de combinaisons possibles de dix bits qui commencent par pas plus que deux zéros digitaux et se terminent avec pas plus qu'un zéro digital et qui ont composante continue de 0, -2 et +2 si elles sont codées NRZI.
La table II montre les 193 (= 103 + 60 + 30) combinaisons possibles dans lesquelles la composante continue est zéro. Il faut noter que les données dans la colonne «0» de la
TABLE II
-2
0
+ 2
1....
52
103
100
01...
43
60
40
001..
30
30
11
table II: 103 = (69 + 34); 60 = (40 + 20) et 30 = (20 + 10), représentent les totaux des colonnes «...1» et «..10» de la table I.
Pour calculer le nombre des composantes continues DC différentes de zéro de la table II il a été admis que le dernier bit de la combinaison précédente de dix bits était au niveau inférieur du signal. Si l'on avait admis que le niveau du dernier bit du mot précédent était haut, les colonnes -2 et +2 seraient permutées. Dans chaque cas, la supposition concernant le niveau de début des mots convertis est uniquement une convention. La composante DC obtenue selon cette convention sera désignée par «composante DC de convention». La convention particulière adoptée seulement comme un exemple dans la descripton qui va suivre ne limite pas l'invention.
Les figures 1A à 1C illustrent quelques exemples de mots convertis utilisés dans la confection de la table II. Par exemple, les figures 1A et 1B montrent des combinaisons de dix bits dans le code NRZI avec une composante DC de convention de -2. La figure 1C montre une combinaison de dix bits avec une composante DC de convention de +2. Les figures 1A à 1C montrent aussi que si la table II avait été construite en définissant la composante DC de convention en admettant que le dernier bit de la combinaison précédente de dix bit était le niveau supérieur du signal, les colonnes «-2» et « +2» seraient permutées.
Dans chaque cas, pûisque 193 combinaisons primaires seulement de dix bits sont à disposition, 63 «combinaisons secondaires» additionnelles avec une composante DC différente de zéro sont nécessaires pour représenter complètement toutes les 256 combinaisons possibles des mots de données originaux de huit bits. Pour des raisons qui seront expliquées plus bas, il est nécessaire dans l'exemple ci-dessus que le bit initial de la combinaison de dix bits dans le code NRZI soit un zéro digital. En plus, dans cette forme d'exécution, la composante DC de convention de toutes les combinaisons secondaires est la même.
Ceci étant, la table II montre qu'il n'y a pas suffisamment de combinaisons (40 + 11) de bits avec une composante DC de convention de + 2. En conséquence, les 63 combinaisons additionnelles sont choisies parmi les 73 (43 + 30) combinaisons de dix bits avec une composante DC de convention de -2.
Les figures 2A et 2B illustrent une propriété importante des combinaisons de dix bits ainsi choisies. Si le premier bit dans une combinaison secondaire comme indiqué en figure 2B est inversé, sa composante DC de convention passe de -2 à +2. Il est possible d'inverser d'autres bits dans des combinaisons secondaires pour changer la composante DC de convention de -2 à + 2 mais il est préférable de changer la composante DC de convention par inversion du premier bit puisque ceci résulte toujours dans le changement de la composante DC de convention de -2 à + 2 et dans le changement de la composante DC de convention réelle de + 2 ou -2 à -2 ou +2 respectivement.
Le procédé de cette forme d'exécution peut être compris par référence aux figures 3A et 3B. Admettons que comme indiqué en figure 3A une partie particulière du signal digital converti se termine au niveau inférieur. Admettons aussi que la composante DC du signal à la fin de cette partie de signal soit zéro. Dans les figures 3A et 3B, les flèches indiquent le début et la fin des mots convertis consécutifs. Si le premier mot entier converti CW1 en figure 3A comprend une combinaison secondaire, sa composante continue DC sera -2. Pour tous les mots suivants qui comprennent des combinaisons primaires, la composante DC est zéro. Ainsi, la composante DC du signal entier reste à -2. Lorsque la prochaine combinaison secondaire de dix bits CW3 se produit, la composante DC de la partie du signal comprenant la paire de combinaisons secondaires peut être mise à zéro dans cet exemple en inversant un bit dans la prochaine combinaison secondaire si sa composante DC réelle est la même que la composante DC réelle de la première combinaison secondaire dans cette partie du signal.
En considérant la figure 3A comme un premier exemple, le nombre de transition de niveaux dans la partie du signal comprenant la paire de combinaisons secondaires avant le début des secondes combinaisons secondaires est huit, nombre pair.
Après un nombre pair de changements de niveau, le niveau du signal au début de la seconde combinaison secondaire de dix bits sera le même que le niveau du signal au début de la première combinaison secondaire. Ainsi, si la seconde combinaison secondaire commence sur le même niveau, sa composante DC réelle sera la même, ici -2. Mais si le premier bit de cette seconde combinaison secondaire est changé d'un zéro digital à un «un» digital, la composante DC de la seconde combinaison secondaire devient +2. En ajoutant cette dernière à la composante DC réelle du signal avant la seconde combinaison secondaire qui est -2, la composante DC de la partie entière du signal devient zéro.
La raison pour laquelle on choisit le premier bit des combinaisons secondaires comme étant un zéro, comme indiqué plus haut en relation avec la table II, devient claire. Si les combinaisons secondaires étaient choisies avec un bit initial 1 digital, le changement de la composante DC réelle de cette combinaison de -2 à + 2 ou vice versa demanderait le changement du premier bit d'un «un» digital à un zéro digital. Ce changement pourrait résulter dans la création de suffisamment de zéros consécutifs pour rendre Tmax/Tmin plus grand que quatre.
La figure 3B illustre un autre exemple. Si le nombre de transitions de niveaux avant le début de la seconde combinaison secondaire est impair, la combinaison secondaire commence à un niveau élevé et sa composante DC est +2. Ainsi, aucune inverson n'est requise pour rendre zéro la composante DC de la partie entière du signal de trois mots CW1 - CW3 de la figure 3B.
La figure 4 montre un exemple d'un appareil èapable de réaliser la conversion selon le procédé ci-dessus. Dans cette figure, le numéro de référence 1 désigne une borne d'entrée, le numéro 2 un régistre de transfert de 8 bits, le numéro 3 un circuit logique de conversion et le numéro 4 un régistre de transfert de 10 bits. L'information sur la borne d'entrée 1 est alors transférée 8 bits par 8 bits à travers le régistre de transfert 2 et cette information (Bl, B2, B3, B4, B5, B6, B7, B8) est délivrée au circuit logique 3. Dans le circuit logique 3, la conversion un à un est exécutée et l'information convertie de 10 bits (PI, P2, P3, P4, P5, P6, P7, P8, P9, PIO) est délivrée au régistre de transfert 4.
En outre, le nombre de transitions de niveaux du signal après son codage NRZI est détecté par le circuit logique 3. Puisque le nombre de transitions de niveaux est connu d'avance
5
10
15
20
25
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65
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4
pour chaque combinaison, une mémoire ROM (read only me-mory) formant le circuit logique 3 peut donner simultanément une information relative au nombre de transitions de niveaux (il suffit de donner une information indiquant si le nombre de transitions de niveaux est pair ou impair et si le nombre est impair, l'information est «1» digital). Cette information à la sortie Q est délivrée à un circuit de maintient 8 et la sortie Q' de ce circuit 8 est connectée au circuit logique 3. Un signal de cycle correspondant à chaque groupe de 8 bits délivrés à la borne d'entrée 1 est détecté par un circuit de détection 9 et ce signal de cycle est délivré à la borne de charge du régistre de transition 4 et à la borne de maintient du circuit 8.
Lors de la conversion des bits, par exemple de la combinaison secondaire ci-dessus, la sortie de maintient Q' est utilisée de manière que si le signal sur la sortie Q' est «0», le bit initial est converti à «1», tandis que si le signal sur la sortie Q' est «1», le bit initial est converti à «0». A ce moment, un signal apparaît à la sortie Q indiquant si le nombre de transitions est pair ou impair, cette information étant mémorisée dans le circuit 8. En outre, lorsque les bits sont convertis dans la combinaison primaire, la sortie de 10 bits est délivrée sans changement et le signal sur la sortie Q qui est une information paire ou impaire produite par la somme du nombre des transitions de la combinaison primaire et de la sortie de maintient Q', est mémorisée.
En outre, un signal d'horloge avec une fréquence de 5/4 fois la fréquence d'horloge du signal d'entrée est délivré par une borne de signal d'horloge 5 au régistre de transfert 4 délivrant périodiquement le signal de sortie de dix bits. Ce signal de sortie est délivré à un flip-flop JK 6 et le signal d'horloge de la borne 5 est délivré au flip-flop JK 6 de sorte qu'un signal codé NRZI est produit à une borne de sortie 7.
La figure 5 montre un exemple d'un appareil pour démoduler l'information qui a été modulée.
Dans la figure 5, le numéro de référence 11 désigne une borne d'entrée par laquelle un signal est délivré à travers un circuit démodulateur NRZI 12 à un régistre de transfert 13 de dix bits. L'information de 10 bits, PI à PIO du régistre de transfert
13 est délivrée à un circuit logique de conversion 14 dans lequel l'information de 10 bits est démodulée en utilisant la conversion un à un inverse. En conséquence, l'information démodulée de 8 bits B1 à B8 est délivrée à un régistre de transfert 15 de 8 bits et ensuite délivrée à une borne de sortie 16. Dans ce cas, lorsque l'information de dix bits de la combinaison secondaire ci-dessus est délivrée au circuit logique 14, la conversion inverse est exécutée indifféremment du bit initial.
Comme décrit ci-dessus, la conversion et la démodulation des données peut être exécutée.
Toutefois, dans ce système, lorsque les circuits logiques 3 et
14 sont constitués par des mémoires ROM, un très grand nombre de bits sont nécessaires, de sorte que les circuits logiques 3 et 4 sont réalisés par un circuit intégré à grande échelle nécessitant une grande surface, ce qui n'est pas désirable.
Le but de la présente invention est de réaliser un procédé amélioré de conversion de données digitales et un appareil pour sa mise en oeuvre.
Pour atteindre ce but, le procédé de conversion selon l'invention est décrit dans la revendication 1 et l'appareil pour sa mise en oeuvre est réalisé comme décrit dans la revendication 3.
L'invention va être décrite plus en détail ci-après, à titre d'exemple et à l'aide du dessin dans lequel:
les figures 1A à 1C illustrent des combinaisons secondaires possibles de dix bits d'un signal digital converti codé NRZI,
la figure 2A illustre une combinaison secondaire de dix bits d'un signal digital converti codé NRZI,
la figure 2B illustre la combinaison de dix bits de la figure 2A dont le premier bit est inversé de «0» à «1»,
les figures 3A et 3B illustrent des signaux digitaux convertis,
la figure 4 illustre schématiquement un appareil pour produire un signal digital converti de m bits codé NRZI à partir d'un signal digital de base de n bits,
la figure 5 illustre schématiquement un appareil pour resti-5 tuer un signal digital de base de n bits à partir du signal digital converti de m bits codé NRZI,
la figure 6 est un schéma bloc montrant une forme d'exécution d'un appareil de conversion d'information selon la présente invention,
io la figure 7 est un schéma bloc montrant un exemple pratique d'un circuit de sous-logique utilisé dans l'appareil de conversion selon figure 6,
la figure 8 est un schéma bloc montrant un exemple pratique d'éléments de la figure 6, et 15 les figures 9 à 14 sont des diagrammes montrant différentes configurations de 278 bits.
La présente invention va être décrite en détail ci-après à l'aide du dessin.
Parmi 1024 combinaisons différentes de dix bits, les confi-20 gurations de dix bits pouvant satisfaire les contraintes mentionnées plus haut existent en nombre de 278 (les 278 configurations de dix bits indiquées dans les figures 9 à 14). Si les 278 configurations de combinaisons de dix bits sont divisées en configurations de cinq bits supérieurs et cinq bits inférieurs, les 25 configurations des cinq bits inférieurs peuvent être classées en cinq groupes A à E comme indiqué dans la table III suivante. En outre, des configurations d'exception existent.
TABLE III
35
A
B
c
D
E
10101
00101
10111
00111
01001
11001
10001
11010
01010
10010
01011
11011
10011
00011
11101
01101
01110
" 11110
10110
00110
11111
01111
La table III montre que dans les groupes A et B le bit initial est inversé mais que les quatre autres bits sont identiques. En outre, les trois bits inférieurs des groupes C et D sont les mêmes que les trois bits inférieurs des configurations qui commencent par «0» dans le groupe A et avec « 1 » dans le groupe B.
La table IV montre que les 5 bits supérieurs sont combinés de 21 différentes manières.
TABLE IV
5 bits supérieurs
Groupes de 5 Nb. de configu-bits inférieurs rations
1
01001
D
8
2
01011
c
E
8
3
01101
(D
E
16
4
01010
<D
E
16
5
01100
E
8
5
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TABLE IV (suite)
5 bits supérieurs
Groupes de 5 Nb. de configu-bits inférieurs rations
6
01110
c
E
8
7
ooiop
©
©
E
8
8
00101
®
®
E
16
9
00110
®
E
8
10
00111
®
®
E
16
11
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®
E
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12
11001
®
®
16
13
11010
®
©
E
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14
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®
E
16
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10100
®
©
E
14
16
10101
®
c
E
8
17
11101
®
D
8
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11110
®
®
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®
C
E
8
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10111
®
®
10
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11000
©
5
Pour ces configurations, les groupes A à E des 5 bits inférieurs qui satisfont les contraintes mentionnées plus haut et qui peuvent être reliés ou connectés sont indiqués dans la colonne centrale de la table IV. Dans cette table, la lettre A' indique les cinq bits inférieurs qui commencent avec un niveau différent de «0», tandis que la lettre B' indique les cinq bits inférieurs qui commencent avec des niveaux différents de «00».
En conséquence, lorsque les groupes marqués par des cercles en table IV sont utilisés, le nombre de configurations formées par les connexions respectives des bits deviennent comme indiqué dans la colonne de droite de la table IV et 240 configurations peuvent être formées. En outre, en ajoutant 16 configurations dans lesquelles les cinq bits inférieurs appartiennent au groupe E, il est possible de former 256 configurations.
La configuration d'entrée de 8 bits est divisée en groupes supérieur et inférieur de 4 bits chacun. La configuration de chacun des 4 bits est combinée de 16 manières différentes. En conséquence, on peut faire correspondre respectivement les configurations de 4 bits supérieurs à une ou plusieurs des 21 configurations de la table IV, tandis que l'on peut faire correspondre les 4 bits inférieurs respectivement aux configurations de la table III.
On voit que l'on peut faire correspondre 16 configurations de 4 bits inférieurs à 16 configurations des groupes A et B de la table III. Il en résulte que les 4 bits supérieurs de l'entrée peuvent directement correspondre à 9 configurations de 5 bits qui comprennent les groupes A, B (y compris B' ) dans la colonne centrale de la table IV. Ainsi, parmi 9 configurations de 5 bits supérieurs qui comprennent n'importe lequel des groupes A (y compris A' ) et B, 2 configurations qui comprennent le groupe B et 2 configurations désirées qui comprennent le groupe A sont combinées l'une avec l'autre et l'on peut faire correspondre deux paires de 5 bits supérieurs (chacune de 2 configurations) à 2 configurations de 4 bits supérieurs de l'entrée. De même, 2 configurations désirées parmi les 5 configurations restantes qui comprennent le groupe A, sont combinées ensemble, de sorte que l'on fait correspondre une paire des 5 bits supérieurs (2 configurations) à 1 configuration des 4 bits supérieurs de l'entrée. En outre, 2 configurations des 5 bits supérieurs qui comprennent les groupes A (y compris A' ) et C sont combinées avec 2 configurations désirées parmi les 3 configurations restan-5 tes qui comprennent le groupe A, de sorte que l'on fait correspondre deux paires des 5 bits supérieurs (chacun de 2 configurations) à 2 configurations des 4 bits supérieurs de l'entrée. La configuration restante qui comprend le groupe A est combinée avec une configuration qui comprend les groupes B et D, de io sorte que l'on fait correspondre une paire de 5 bits supérieurs (deux configurations) à une configuration des 4 bits supérieurs de l'entrée. On fait correspondre 16 configurations des 5 bits supérieurs qui comprennent le groupe E à une configuration de 4 bits supérieurs de l'entrée.
15 Avec les configurations ainsi créées, une conversion 8/10 peut être divisée en 2 systèmes de conversion 4/5. Il en résulte que la conversion logique peut être considérablement simplifiée.
Un exemple d'un circuit de conversion selon l'invention et d'un circuit démodulateur est décrit ci-après.
20 La figure 6 montre un exemple d'un circuit de conversion utilisé dans la présente invention.
En figure 6, le numéro de référence 21 désigne un groupe de bornes d'entrée de huit bits, le numéro 22 un circuit logique-principal de conversion formé d'un groupement logique pro-25 grammable PLA (programmable logie array) ou une porte et le numéro 23 un circuit de sous-logique susceptible de réduire la charge du circuit logique principal 22. Le circuit de sous-logi-que 23 produit des signaux de détection en détectant la configuration d'entrée. Ainsi, dans la forme d'exécution ci-dessus. Le 30 circuit de sous-logique 23 produit par exemple un signal de détection a lorsque l'entrée correspond à une configuration d'une paire qui ne comprend pas le groupe B, ce signal a n'apparaissant pas dans les autres cas. Le circuit 23 produit un signal de détection b lorsque l'entrée correspond à une configu-35 ration de la paire qui comprend le groupe E, ce signal b n'apparaissant pas dans les autres cas. Le circuit 23 produit un signal de détection c lorsque l'entrée correspond à la paire qui comprend les groupes A' et B', ce signal c n'apparaissant pas dans les autres cas.
40 La figure 7 montre un exemple pratique d'un circuit délivrant les signaux a à c pour le cas dans lequel la paire comprenant par exemple deux des groupes A assignés à 6h, 7h et En des 4 bits supérieurs de l'entrée et la paire comprenant le groupe E est assignée à Fh des 4 bits supérieurs de l'entrée. Il 45 suffit que le signal de détection c, lorsqu'il est assigné séquentiellement avec 000 à 111 des 3 bits inférieurs de l'entrée en table III soit produit avec 010, 100 et 110 et qu'il n'apparaisse pas dans les autres cas. Dans ce cas, le circuit y relatif est celui de la figure 7.
50 Ces signaux de détection a à c sont délivrés respectivement au circuit logique principal 22 comme indiqué en figure 6 pour commander celui-ci, ce qui permet de simplifier considérablement la conversion logique.
Le numéro de référence 24 désigne un groupe d'inverseurs 55 prévus aux sorties du PLA pour alléger le circuit logique principal 22. Les inverseurs non entre parenthèses sont plus efficaces, tandis que les inverseurs entre parenthèses, s'ils sont prévus, sont plus avantageux.
Le numéro de référence 26 désigne un circuit pour former 60 un signal de commande d'inversion d'un bit initial de sortie par détection de la composante continue (DC) mentionnée plus haut. Le numéro de référence 27 désigne un circuit OU-EXCLUSIF qui inverse le bit intial en utilisant le signal de commande et le numéro 28 désigne un circuit de détection de la 65 composante DC.
Le circuit 26 est illustré en figure 8. Les sorties correspondant aux bits pairs sont connectées respectivement à un circuit OU-EXCLUSIF 31 et sont toutes soumises aux opérations logi
661 624
6
ques de ce circuit. Dans ce cas, lorsque le bit pair est «1», ce bit est inversé ici, de sorte que les composantes DC de ce bit et du bit précédant immédiatement celui-ci diviennent zéro. Lorsque ce bit pair est «0», il existe une composante DC de ±2. En outre, lorsque les bits commencent par deux zéros, la composante DC devient 0 ou ±4. De manière similaire, lorsque les bits commencent par trois zéros, la composante DC devient ±2 ou ± 6. Ainsi, lorsque le nombre de zéros est pair, la composante DC devient 0, ±4, ±8 ..., alors que si ce nombre est impair, la composante DC devient +2, ±6, ± 10 ... D'autre part, la composante DC d'un ensemble de 10 bits est limitée à 0 ou -2. Il en résulte qu'en détectant si le nombre de zéros dans la configuration ci-dessus est pair ou impair, il est possible de savoir si la composante DC et 0 ou ± 2.
Le circuit OU-EXCLUSIF 31 peut donc détecter que si la sortie est «1», la composante DC est 0 tandis que si la sortie est «0», la composante DC est -2.
En outre en figure 8, un circuit OU-EXCLUSIF 32 et un flip-flop 33 de type D constituent un circuit de codage NRZI.
Le circuit 28 de détection de la composante DC (figure 6) est formé d'un compteur réversible 34. Ce dernier est commandé par un signal d'horloge de demi fréquence de manière qu'il ne compte que les bits pairs. Le sens de comptage du s compteur 34 est commandé par la sortie du circuit OU-EXCLUSIF 32 détectant la composante DC. Par le fait que la sortie du compteur 34 est toujours décalée de deux bits, des circuits OU-EXCLUSIF 35 et 36 sont prévus afin de compenser pour la valeur des deux derniers bits.
io Ainsi, la polarité positive ou négative de la composante DC est détectée. Ce signal et le signal du circuit OU-EXCLUSIF 31 sont délivrés respectivement à un circuit NON-ET 37 qui produit alors le signal de commande d'inversion du bit initial.
Une autre version de l'inversion du bit initial est possible en i5 ce que la composante DC est détectée par le compteur ou similaire pour inverser directement le bit initial à la sortie du régistre de transfert 25.
Comme décrit plus haut,, le signal codé est délivré à une borne de sortie 29.
v
11 feuilles dessins
Claims (4)
- 661 6242REVENDICATIONS1. Procédé de conversion de données digitales en un signal digital codé sans retour à zéro, inversé dit NRZI, comprenant les étapes suivantes:détecter premièrement si la valeur de chacun des bits pairs desdites données digitales a une valeur zéro digital,détecter deuxièmement si deux bits parmi lesdits bits pairs détectés ayant une valeur zéro digital et un bit impair précédant ont une composante continue,produire un signal de détection selon le résultat de la seconde détection, et convertir lesdits données digital dans ledit signal digital codé sans retour à zéro, inversé en utilisant ledit signal de détection.
- 2. Procédé selon la revendication 1, comprenant en outre une étape de division dudit signal digital en une série de mots ayant chacun n bits, la première et la seconde étape de détection comprenant une étape de détection du nombre desdits bits pairs compris dans chacune desdites séries de mots qui ont une valeur zéro digital.
- 3. Appareil de conversion de données digitales en un signal digital codé sans retour à zéro, inversé dit NRZI, pour la mise en oeuvre du procédé selon la revendication 1, comprenant:des premiers moyens (31) pour détecter si la valeur de chacun des bits pairs desdites données digitales a une valeur zéro digital,des seconds moyens (26) pour détecter si deux bits parmi lesdits bits pairs détectés ayant une valeur zéro digital et un bit impair précédent ont une composante continue,des moyens (27) pour produire un signal de détection selon le résultat de la seconde détection, et des moyens (32, 33) pour convertir lesdits données en un signal digital codé sans retour à zéro, inversé en réponse audit signal de détection.
- 4. Appareil selon la revendication 3, comprenant en outre des moyens (34) pour diviser ledit signal digital en une série de mots chacun de n bits, les premiers et seconds moyens de détection comprenant des moyens pour détecter le nombre desdits bits pairs compris dans chacune desdites séries de mots qui ont une valeur zéro digital.
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