SE467032B - Anordning foer modulering och demodulering av en digital grundsignal, som aer uppdelad i en serie grundord med vartdera m databitar - Google Patents
Anordning foer modulering och demodulering av en digital grundsignal, som aer uppdelad i en serie grundord med vartdera m databitarInfo
- Publication number
- SE467032B SE467032B SE8802733A SE8802733A SE467032B SE 467032 B SE467032 B SE 467032B SE 8802733 A SE8802733 A SE 8802733A SE 8802733 A SE8802733 A SE 8802733A SE 467032 B SE467032 B SE 467032B
- Authority
- SE
- Sweden
- Prior art keywords
- bits
- bit
- signal
- circuit
- patterns
- Prior art date
Links
- 238000006243 chemical reaction Methods 0.000 description 22
- 238000001514 detection method Methods 0.000 description 15
- 230000007704 transition Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 230000002441 reversible effect Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
467 032 10 15 20 25 30 35 2 av en omvandlad digital signal. 8 bitar (Bl, B2, B3, B4, BS, B6, B7, B8) kan kombiïâras på 256 (28) olika sätt. Med 10 bitar är 1024 (2 ) kombinationer möjliga.
Således användes 256 av 1024 möjliga l0-bitskombinatio- ner för att representera 8-bitskombinationerna.
I överensstämmelse med ovan angivna villkor finns vissa begränsningar på vilka 256 kombinationer som kan användas. För det första kräver dessa villkor att lik- strömskomponenten i den omvandlade signalen är noll.
Eftersom NRZI-kodning användes får för det andra antalet konsekutiva digitala nollor i den omvandlade signalen aldrig överstiga tre, eftersom i annat fall Tmax/Tmin kommer att vara större än fyra (där Tmax är det maximala intervallet mellan nivåövergángar och Tmin är det minsta intervallet mellan övergångar).
Med dessa begränsningar visar följande tabell I de möjliga kombinationerna av l0 digitala bitar i NRZI- koden, för vilka likströmskomponenten är noll, men i vilka det ej finns mer än tre digitala nollor i rad (antingen internt i varje 10-bitsord eller vid övergången mellan två sådana ord): TABELL'1 ..... 1 ..... 10 .... 100 .... 1000 1...... 69 34 14 4 01..... 40 20 s 1 001.... 20 10 3 1 0001... 8 3 2 1 Tabell I visar att det finns ett otal möjliga kom- binationer som kommer att uppfylla begränsningarna.
Om exempelvis upp till tre digitala nollor tillåtes vid början av varje ord så kan inga digitala nollor tillåtas vid slutet av något ord. I det fallet visar 10 15 20 25 30 35 467 032 3 tabell I att det totala antalet möjliga kombinationer är: 137 = 69 + 40 + 20 + 8 Ur alla de möjliga kombinationerna i tabell I upp- nås det maximala antalet, om ej fler än två digitala nollor tillåtes vid början av ett omvandlat 10-bitsord och ej fler än en digital nolla tillåtes i slutet. I det fallet blir totalsumman: 193 = 69+ 40 + 20 + 34 + 20 + 10 Således finns 193 10-bitskombinationer tillgängliga, för vilka likströmskomponenten är noll. Dessa benämnes "primära kombinationer".
Eftersom det finns 256 möjliga 8-bitsord av ur- sprungliga data erfordras 63 ytterligare l0-bitskombina- tioner för att representera alla de ursprungliga data.
Det är således nödvändigt att använda l0-bitskombina- tioner, för vilka likströmskomponenten ej är noll.
Den följande tabellen åskådliggör antalet möjliga kombinationer av 10-bitskombinationer, vilka börjar med ej fler än två digitala nollor och slutar med ej fler än en digital nolla samt vilka har en likströms- komponent med 0, -2 och +2 vid NRZI-kodning.
TABELL II ¿ 2 0 + 2 ioo 01... 43 60 40 001.. 30 30 ll Tabell II visar de 193 (= 103 + 60 + 30) möjliga kombinationerna, i vilka likströmskomponenten är noll, såsom diskuterats i samband med tabell I. Det skall märkas att ingångarna i kolumn "O" i tabell II: 467 032 10 15 20 25 30 35 4 103 (=69 + 34); 60 (= 40 + 20) och 30 (= 20 + 10) repre- g senterar totalsummorna ur kolumnerna “....l" och "...01" i tabell I.
För beräkning av likströmskomponenterna för tabell II antogs det att den sista biten i den närmast föregående 10-bitskombinationen var pá signalens låga nivå. Om tabell II konstruerades.med antagande av att nivån för den sista biten i det föregående ordet var hög, så skulle kolumnerna "-2" och “+2" byta plats. Antagandet beträf- fande begynnelsenivån för de omvandlade orden är i varje fall blott och bart en konvention. Den under den konven- tionen erhållna likströmskomponenten kommer att omnämnas som "konventionens likströmskomponent". Såsom klart kommer att framgå nedan påverkar det ej detta fall hur konventionen är fastställd. Den särskilda konventionen antages endast för denna beskrivnings ändamål.
Fig 1A-lC åskådliggör några exempel på omvandlade ord med användning av konstruktionen i tabell II.
Fig 1A och lB visar exempelvis 10-bitskombinationer i NRZI-kod med en likströmskomponent enligt konvention på -2, och fig lC visar en 10-bitskombination med en likströmskomponent enligt konvention på +2. Fig 1A-lC åskådliggör också att om tabell II konstruerades med sådan bestämning av konventionens likströmskomponent att den sista biten i den närmast föregående l0-bits- kombinationen antogs vara på den signalens högre nivå så skulle kolumnerna "-2" och “+2" vara omkastade.
Eftersom 193 primära 10-bitskombinationer med en likströmskomponent noll i varje fall finns tillgängliga erfordras 63 ytterligare “sekundära kombinationer", vilka har en från noll skild likströmskomponent, för att fullständigt representera alla de 256 kombinationer som är möjliga med de ursprungliga 8-bitsdataorden.
Av skäl som skall förklaras nedan är det nödvändigt i ovanstående exempel, att initialbiten i 10-bitskom- binationen i NRZI-koden är en digital nolla. Dessutom är i denna utföringsform likströmskomponenten enligt 10 15 20 25 30 35 467 032 5 konventionen densamma i alla de sekundära kombinationerna.
Då detta är fallet visar tabell II att det finns otillräck- liga kombinationer (40 + ll) av bitar med en likströms- komponent enligt konventionen på +2. De erforderliga 63 ytterligare kombinationerna väljes således bland de 73 (43 + 30) 10-bitskombinationerna med en likströms- komponent enligt konventionen på -2.
Fig 2A och 2B åskådliggör en betydelsefull egenskap hos de sålunda valda sekundära 10-bitskombinationerna.
Om den första biten i en sekundär kombination, såsom visat i fig 2B, inverteras, ändras dess likströmskompo- nent enligt konventionen från -2 till +2. Det är möjligt att invertera andra bitar i sekundära kombinationer H för att ändra likströmskomponenten från -2 till +2, men det är lämpligt att ändra likströmskomponenten enligt konventionen genom att invertera den första biten, efter- som det alltid resulterar i ändring av likströmskompo- nenten från -2 till +2 och ändring av den faktiska lik- strömskomponenten från +2 eller -2 till -2 resp +2.
Sättet enligt detta utförande kan förstås med hän- visning till fig 3A och 3B. Det antages, såsom visat i fig 3A, att en särskild del av den omvandlade digitala signalen slutar på den lägre signalnivàn. Det antages ocksâ, att likströmskomponenten för signalen vid slutet av denna signaldel är noll. I fig 3A och 3B anger nabla början och slutet av konsekutiva omvandlade ord. Om det första hela omvandlade ordet CW1 i fig 3A innefattar en sekundär kombination, så kommer dess likströmskom- ponent att vara -2. För alla de följande orden som inne- fattar primära kombinationer är likströmskomponenterna noll. Likströmskomponenten för hela signalen förblir således på -2. När den nästa sekundära 10-bitskombinationen CW3 påträffas, kan likströmskomponenten för den signal- del som innefattar paret av sekundära kombinationer återföras till noll i överensstämmelse med detta exempel genom invertering av 1 bit i den nästa sekundära kombina- tionen, om dess faktiska likströmskomponent är densamma 467 032 10 15 20 25 30 35 6 som den faktiska likströmskomponenten för den första sekundära kombinationen i den signaldelen.
Om fig 3A tages som ett första exempel är antalet nivåövergångar i den signaldel som innefattar paret av sekundära kombinationer före början av de andra sekun- dära kombinationerna åtta, vilket är ett jämnt tal. Nivån av signalen vid början av den andra sekundära lO-bits- kombinationen kommer efter ett jämnt antal nivåändringar att vara densamma som signalnivàn vid början av den första sekundära kombinationen. Om den andra sekundära kombinationen börjar på samma nivå kommer således dess faktiska likströmskomponent att vara densamma, här -2.
Om emellertid den första biten i den andra sekundära kombinationen ändras från en digital nolla till en digital etta, så blir likströmskomponenten för den andra sekun- dära kombinationen +2. När detta adderas till den faktiska likströmskomponenten för signalen före den andra sekun- dära kombinationen, vilken likströmskomponent var -2, blir likströmskomponenten för hela signaldelen noll.
Skälet till att den första biten i de sekundära kombinationerna väljes att vara noll, i samband med tabell II, såsom angavs ovan framgår nu klart. Om sekundära kombinationer valdes med en första bit lika med en digital 1, så skulle det för ändring av den faktiska likströmskom- ponenten för den kombinationen från -2 till +2 eller omvänt krävas ändring av den första biten från en digital etta till en digital nolla. Den ändringen skulle kunna resultera i att tillräckligt många konsekutiva nollor erhölls för att göra Tmax/Tmin Fig 3B åskådliggör i vilket som helst fall ett större än fyra. annat exempel. Om antalet nivåövergångar före början av den andra sekundära kombinationen är udda, så börjar den sekundära kombinationen på hög nivå och dess lik- strömskomponent kommer att vara +2. Ingen invertering erfordras således för att göra likströmskomponenten för hela treordssignaldelen CW1 - CW3, som visas i fig 3B, lika med noll. 10 15 20 25 30 35 467 032 7 Fig 4 visar ett exempel på en anordning, som kan utföra en omvandling enligt ovanstående system. I fig 4 betecknar hänvisningsnumret l en ingångsanslutning, hänvisningsnumret 2 ett skiftregister om 8 bitar, vilket mottager information om 8 bitar, hänvisningsnumret 3 en omvandlingslogikkrets och hänvisningsnumret 4 ett skiftregister om 10 bitar. Information, som tillföres ingàngsanslutningen 1, överföres med 8 bitar efter 8 bitar via skiftregistret 2 och informationen om 8 bitar (Bl, B2, B3, B4, B5, B6, B7, B8) matas till logikkret- sen 3. I logikkretsen 3 utföres ovannämnda entydiga omvandling och därefter matas information om omvandlade 10 bitar (P1, P2, P3, P4, P5, P6, P7, P8, P9, P10) till skiftregistret 4.
Antalet niváövergângar i signalen efter NRZI-kodning detekteras vidare av logikkretsen 3. Eftersom antalet niváövergângar är känt i förväg för varje kombination kan exempelvis ett läsminne, som bildar logikkretsen 3, samtidigt alstra information beträffande antalet nivå- övergàngar (informationen göres tillräcklig för att enbart ange huruvida antalet niváövergângar är udda eller jämnt, och då det är udda är informationen digi- tal “l"). Denna utsignal Q tillföres en låskrets 8 och den låsta utsignalen Q' från láskretsen 8 tillföres logikkretsen 3. En tidsignal beträffande information för varje grupp om 8 bitar som tillföres ingångsanslut- ningen 1 detekteras av en detekteringskrets 9 och denna tidsignal tillföres laddningsanslutningen till skift- registret 4 och låsanslutningen till láskretsen 8.
När bitarna omvandlas till exempelvis ovanstående sekundära kombination, användes den låsta utsignalen Q' på sådant sätt, att då den låsta utsignalen Q' är "O" den första biten omvandlas till "1", medan då den låsta utsignalen Q' är "l" den första biten omvandlas till "O". Vid den tidpunkt då utsignalen Q alstras lagras information som anger huruvida antalet niváövergângar är udda eller jämnt i láskretsen 8. När bitarna omvandlas 467 052 10 15 20 25 30 35 8 till den primära kombinationen avges vidare utsignalen om 10 bitar oförändrad, och då utsignalen Q alstras lagras udda eller jämn information, som är summan mellan antalet nivåövergångar i den primära kombinationen och den låsta utsignalen Q'.
En klocksignal med en frekvens 5/4 gånger insignalens klocka matas vidare via en klockanslutning 5 till skift- registret 4, varifrån ovannämnda 10 bitar läses ut i _Vipp_ krets 6 och klocksignalen från klockanslutningen 5 tillfö- tur och ordning. Denna lässignal tillföres en JK res JK-vippkretsen 6, så att en NRZI-kodad signal alstras på en utgångsanslutning 7. ' Fig 5 visar ett exempel på en anordning för demo- dulering av modulerad information.
I fig 5 betecknar hänvisningsnumret ll en ingångs- anslutning, via vilken en signal tillföres genom en NRZI-demoduleringskrets 12 till ett skiftregister 13 om 10 bitar. Information om 10 bitar P - P10 från skift- l registret 13 matas till en logisk omvandlingskrets 14, i vilken informationen om 10 bitar P - P10 demoduleras under användning av en entydig omvänd omvandling. Den demodulerade informationen om 8 bitar Bl - B8 lämnas följaktligen till ett skiftregister 15 om 8 bitar och uppträder sedan på en utgångsanslutning 16. När i detta fall ovannämnda 10-bitsinformation av den sekundära kombinationen tillföres den logiska kretsen 14, utföres den omvända omvandlingen oberoende av den första biten.
Såsom beskrivits ovan kan omvandlingen och demodule- ringen av data utföras.
När i detta system de logiska kretsarna 3 och 14 består av läsminnet, måste emellertid ett mycket stort antal bitar åstadkommas, så att då de logiska kretsarna 3 och 14 är bildade i form av en LSI-krets de kräver ett stort område, vilket ej är lämpligt.
Ett ändamål med föreliggande uppfinning är att åstadkomma en förbättrad anordning för omvandling av digitala data. 10 15 20 25 30 35 467 032 9 Ett annat ändamål med uppfinningen är att åstad- komma en anordning för omvandling av digitala data, vid vilka en logisk krets kan vara förenklad till sin konstruktion.
Ytterligare ett annat ändamål med föreliggande uppfinning är att åstadkomma en anordning för omvandling av digitala data, vilken är lämplig i det fall då en audiosignal eller liknande pulskodsmoduleras och därefter registreras.
Enligt föreliggande uppfinning är en anordning åstadkommen enligt ingressen till efterföljande patentkrav l, vilken anordning har de i patentkravet 1 angivna kännetecknen.
Uppfinningen skall beskrivas närmare i det följande under hänvisning till medföljande ritningar. Fig 1A-lC åskådliggör möjliga sekundära 10-bitskombinationer av en omvandlad NRZI-kodad digital signal. Fig 2A åskådlig- gör en sekundär l0-bitskombination av en omvandlad, NRZI-kodad digital signal. Fig 2B åskådliggör den i fig 2A visade 10-bitskombinationen med den första biten inverterad från digital nolla till digital etta. Fig 3A och 3B åskådliggör omvandlade digitala signaler.
Fig 4 åskådliggör schematiskt en anordning för alsting av en NRZI-kodad omvandlad digital signal om m bitar ur en digital grundsignal om n bitar. Fig 5 åskådliggör schematiskt en anordning för återställande av en digital grundsiganl om n bitar ur en NRZI-kodad, omvandlad digi- tal signal om m bitar. Fig 6 är ett blockschema, som visar en utföringsform av en informationsomvandlings- anordning enligt föreliggande uppfinning. Fig 7 är ett blockschema, som visar ett praktiskt exempel på en del- logikkrets, som användes i den i fig 6 visade omvandlings- anordningen enligt uppfinningen. Fig 8 är ett blockschema, som visar ett praktiskt exempel på delar i den i fig 6 visade anordningen. Fig 9 är ett blockschema, som visar ett exempel på den vid föreliggande uppfinning använda demoduleringsanordningen. Fig 10 är ett blockschema 467 032 'är diagram, som visar 278 olika 10 10 15 20 25 30 10 över ett praktiskt exempel på en dellogikkrets, som användes i den i fig 9 visade demoduleringsanordningen.
Fig ll är ett blockschema, som visar ett exempel på en krets, i vilken huvudlogikkretsar, som användes i omvandlings- och demoduleringsanordningen, visad i fig 6 och 9, är bildade integrerat med varandra. Fig 12-17 -bitsmönster.
Av 1024 olika kombinationer om 10 bitar är l0-bits- mönstren, som kan uppfylla ovanstâende begränsningar, framställda på 278 olika sätt (de 278 10 är visade i fig 12-17). -bitsmönstren Om i de 278 mönstren av l0-bits- kombinationer mönstren uppdelas i övre 5 bitar och undre 5 bitar samt sedan klassificeras, kan mönstret av de under 5 bitarna klassificeras i fem grupper A-E, såsom visat i nedanstående tabell III. Därutöver finns undan- tagsmönster.
TABELL 111 A B C 0 E "1o161' 00101 10111 00111 01001 11001 10001 11010 01010 10010 01011 11011 10011 00011 11101 01101 01110 11110 10110 00110 11111 01111 467 032 ll Tabell III visar att i grupperna A och B den första biten är inverterad men de återstående 4 bitarna är lika varandra. Vidare är de undre 3 bitarna i grupperna C och D lika med de undre 3 bitarna i mönstren, som börjar med "O" i gruppen A och med "l" i gruppen B.
De övre 5 bitarna är samtidigt kombinerade på 21 olika sätt, såsom visat i nedanstående tabell IV. 467 032 10 15 20 25 30 12 TABELL IV öm f» uzäšäe: 1106 2221:: 1 ~ 01001 n s 2 01011 @c z s 3 01101 @®:~: 16 4 01010 ®® E 16 s 01100 ® n s 6 01110 (p) c z s 7 00100 @z s s 00101 ®® E 16 9 00110 ® s s 10 00111 @ z 16 11 01111 ® z 16. 12 11001 @®_ 16 ' 13 11010 ®©z 11 14 11011 @® s 16 1s 10100 ®®s 14 16 10101 @,c z s 17 11101 0 s 10 11110 ®® E 16 19 11111 ® c r: s 20 0 10111 -343 10. 21 11000 s 10 15 20 25 30 35 467 032 13 För dessa mönster kommer grupperna A-E av de undre 5 bitarna, vilka uppfyller ovanstående begränsningar och är anslutbara, att bli sådana som visas i mittko- lumnen i tabell IV. I tabell IV betecknar hänvisnings- bokstaven A' de undre 5 bitar som börjar med nivå utom "0", medan referensbokstaven B' anger de lägre 5 bitar som börjar med nivåer utom "OO".
När därför de grupper som är märkta med cirklar i tabell IV utnyttjas blir det antal mönster som bildas av respektive förbindningar av bitarna sådant som är visat i den högra kolumnen i tabell IV, och 240 mönster kan bildas. Genom att vidare addera 16 mönster, i vilka de undre 5 bitarna hör till gruppen E, är det möjligt att bilda 256 mönster. .
Samtidigt är insignalsmönstret om 8 bitar uppdelat i fyra övre och fyra undre bitar. Mönstret för varje grupp om fyra bitar kombineras på 16 olika sätt. Mönstren om 4 övre bitar bringas därför att motsvara ett eller flera av 21 mönster i tabellen IV, medan mönstren av de undre 4 bitarna bringas att motsvara mönstren i gruppen 5 i tabell III.
Närmare bestämt bringas 16 mönster av 4 undre bitar att motsvara 16 mönster av grupperna A och B i tabell III.
Som följd härav kan de övre 4 bitarna i insignalen fås att direkt motsvara de 9 mönstren av de övre 5 bitarna, som antar grupperna A, B (inbegripet B') i mittkolumnen i tabell IV. Av 9 mönster av de övre 5 bitarna, som antar någon av grupperna A (inbegripet A') och B, kombine- ras då 2 mönster, som antar gruppen B, och önskade 2 mönster, som antar gruppen A, med varandra, och två par av de övre 5 bitarna (vardera 2 mönster) bringas att motsvara 2 mönster av de övre 4 bitarna i insignalen.
De återstående 5 mönstren, som antar gruppen A, är önskade 2 mönster således kombinerade med varandra, så att ett par av de övre 5 bitarna (2 mönster) fås att motsvara ett mönster i de övre 4 bitarna i insignalen. Vidare kombineras 2 mönster av övre 5 bitar, som antar 467 032 10 15 20 25 30 35 14 grupperna A (inbegripet A') och C, med önskade 2 mönster i de återstående 3 mönstren, som antar gruppen A, så att de två paren av de övre 5 bitarna (vardera 2 mönster) bringas motsvara de 2 mönstren av de övre 4 bitarna i insignalen. Det återstående enda mönstret, som antar gruppen A, kombineras vidare med l mönster, som antar grupperna B och D, så att ett par av de övre 5 bitarna (2 mönster) bringas att motsvara 1 mönster av de övre fyra bitarna i insignalen. 16 mönster av övre 5 bitar, som antar gruppen E, bringas sedan motsvara 1 mönster av övre 4 bitar i insignalen.
Med så gjorda kombinationer kan 8/10-omvandling uppdelas i tvâ system om 4/5 omvandling. som följd härav kan omvandlingslogiken förändras extremt.
Ett exempel på en omvandlingskrets och en demodule- ringskrets på uppfinningen skall beskrivas i det följande.
Fig 6 visar ett exempel på en vid föreliggande uppfinning använd omvandlingskrets.
I fig 6 betecknar hänvisningsnumret 21 en ingångs- anslutningsgrupp om 8 bitar, hänvisningsnumret 22 en huvudlogikkrets för omvandlingen, vilken krets består av ett programmerbart logiskt nät (PLA) eller en grind, och hänvisningsnumret 23 en dellogikkrets med förmåga att minska belastningen på huvudlogikkretsen 22.
Dellogikkretsen 23 alstrar detekteringssignaler genom detektering av insignalsmönstret. I ovan beskrivna utföringsform alstrar dellogikkretsen 23 närmare bestämt exempelvis en detekteringssignal A, vilken är tillslagen, när en insignal uppträder, vilken motsvarar 1 mönster i det par som ej innefattar gruppen B, medan den är frånslagen i andra fall, en detekteringssignal B, som är tillslagen, när en insignal uppträder, vilken motsvarar 1 mönster i ett par som innefattar gruppen E, medan den är frånslagen i andra fall, samt en dekteringssignal C, som är tillslagen, när en insignal uppträder, vilken motsvarar det par som innefattar grupperna A', B', medan den är frånslagen i andra fall. 10 15 20 25 30 35 467 032 15 Fig 7 visar ett praktiskt exempel på en krets för detta fall där paret med exempelvis två av gruppen A är tilldelade 6H, 7H och EH av övre 4 bitar i insignalen och det par som innefattar gruppen E är tilldelad FH i övre 4 bitar av insignalen. Det är tillräckligt att detekteringssignalen C, när den sekventiellt tilldelas 000 - lll i undre 3 bitar av insignalen i tabell III, slås till med 010, 100 och 110 samt slås från i övriga fall. I detta fall får kretsen det i fig 7 visade utseendet.
Dessa detekteringssignaler matas sedan till huvud- logikkretsen 22, såsom visat i fig 6, för att styra denna senare, varvid omvandlingslogiken kan förenklas extremt.
Hänvisningsnumret 24 betecknar en grupp inverterare, vilka är anordnade på utgångarna från det programmerbara logiknätet för att bistå huvudlogikkretsen 22. Inverte- rarna utan parentes är effektivare, medan inverterarna inom parentes, om de är anordnade, är mer fördelaktiga.
Hänvisningsnumret 25 betecknar ett skiftregister för utsignalen.
Vidare betecknar hänvisningsnumret 26 en krets, vilken bildar en inverteringsstyrsignal för en första bit i utsignalen genom detektering av ovanstående lik- strömskomponent. Hänvisningsnumret 27 betecknar en EXELLER- krets, som inverterar den första biten genom användning av styrsignalen, och hänvisningsnumret 28 betecknar en detekteringskrets för likströmskomponenten.
Den inverteringsstvrsignalen bildande kretsen 26 är uppbyggd på följande sätt.
Såsom visas i fig 8 matas utsignalerna för de jämnt numrerade bitarna till en EXELLER-krets 31 och behandlas i en logisk EXELLER-operation för alla utsignalerna.
När i detta fall den jämna biten är "l", inverteras denna bit här, så att likströmskomponenterna av denna bit och den omedelbart föregående biten blir noll. När däremot den jämna biten är "0", föreligger likströmskomponenten 12. När vidare biten börjar med två nollor, blir likströms- 467 032 10 15 20 25 30 35 16 komponenten 0 eller 14. När på likartat sätt biten börjar med tre nollor, blir likströmskomponenten 12 eller 16.
När antalet nollor är jämnt, blir med andra ord likströms- komponenten 0, 14, 18 ..., medan då det ej är jämnt likströmskomponenten blir 12, 16, 110 ... Å andra sidan är likströmskomponenten om 10 bitar i sin helhet begränsad till 0 eller -2. Genom att detektera huruvida antalet 0 är jämnt eller udda är det därför möjligt att bedöma huruvida likströmskomponenten är 0 eller 12.
Ovannämnda EXELLER-krets 31 kan därför detektera att då utsignalen är "l" likströmskomponenten är 0, medan då utsignalen är "O" likströmskomponenten är -2.
I fig 8 utgör vidare en EXELLER-krets 32 och en D-vippa 33 en NRZI-kodningskrets.
Likströmskomponentsdetekteringskretsen 28 (i fig 6) är bildad av en reversibel räknare 34. Den reversibla räknaren 34 drives närmare bestämt av en klocka med halv frekvens för att räkna endast jämnt numrerade bitar.
Räknarens 34 räkning uppåt eller nedåt styres av utsigna- len från EXELLER-kretsen 32 för detektering av likströms- komponenten. Eftersom utsignalen från den reversibla räknaren 34 alltid är fördröjd med 2 bitar, är EXELLER- kretsar 35, 36 anordnade för att kompensera för värdet med de slutliga 2 bitarna.
Likströmskomponentens positiva eller negativa pola- ritet detekteras således. Denna detekterade signal och signalen från EXELLER-kretsen 31 tillföres en NAND-krets 37, som sedan bildar inverteringsstyrsignalen för den första biten.
Ett annat utförande för invertering av den första biten är åstadkommet genom att likströmskomponenten detekteras av räknaren eller liknande för att direkt invertera den första biten i utsignalen från skiftregist- ret 25.
Såsom beskrivet ovan avges kodningssignalen till en utgångsanslutning 29. 10 15 20 25 30 35 467 05.- 17 Fig 9 visar vidare ett exempel pá en demodulerings- krets. I fig 9 betecknar hänvisningsnumret 41 en likströms- komponentsdetekteringskrets, som är bildad av en räknare eller liknande. En insignal tillföres via denna detekte- ringskrets 41 till ett skiftregister 42, och den första biten inverteras av en EXELLER-krets 43 som gensvar på signalen från kretsen 41 samt matas sedan till en huvudlogikkrets 44.
Hänvisningsnumret 45 betecknar en dellogikkrets, vilken är konstruerad på exempelvis i fig 10 visat sätt för ástadkommande av en detekteringssignal e för mönstret, som innefattar gruppen E, och en detekteringssignal f för mönstret, som innefattar gruppen A. Vid detektering av grupperna A och B detekteras gruppen A, när de tredje och femte bitarna är lika varandra och deras första bitar är "l" samt när de tredje och femte bitarna är olika och deras första bitar är "0". Gruppen B detek- teras däremot när de tredje och femte bitarna är lika varandra och deras första bitar är "O" samt när de tredje och femte bitarna är olika och deras första bitar är "l".
Dessa detekteringssignaler e och f matas sedan till huvudlogikkretsen 44 för att styra omvandlingslo- giken, som därigenom kan förenklas extremt.
Om detekteringssignalen f användes, blir den sjätte biten i insignalen onödig. På detta sätt avges den demo- dulerade utsignalen till utgångsanslutningsgruppen 45'.
Fig ll visar vidare ett exempel, där huvudlogikkret- sarna 22 och 44 i omvandlings- och demoduleringskretsarna är integrerade i en krets 50. Såsom visat i fig ll om- vandlas utsignaler fràn en ingångskrets 2l', som motsvarar ingángsanslutningsgruppen 21 i fig 6, och utsignalerna från skiftregistret 42 i fig 9 gemensamt som en tretill- ståndsutsignal samt kopplas till huvudlogikkretsen 50.
Omkopplingssignalen för omvandling och demodulering tillföres å andra sidan via en anslutning 51 till huvud- logikkretsen 50. 467 032 10 15 18 Vid ett betraktande av logiken i huvudlogikkretsarna 22 och 44 framgår att det finns många gemensamma enheter i dessa kretsar 22 och 44.
När en logik X, som väljes då signalen från anslut- ningen 51 är "0", en logik Y, som väljes när signalen från anslutningen 51 är "l", och en gemensam logik Z, som väljes vid alla tidpunkter, är anordnade, kan arrange- manget för omvandlingslogiken förenklas mer än i det fall då huvudlogikkretsarna 22 och 44 är bildade var för sig.
När omvandlingen och demoduleringen utföres samti- digt, kan de utföras på tidsdelningsbas.
I enlighet med föreliggande uppfinning kan omvand- lingslogiken förenklas.
Ovanstående beskrivning är lämnad för en-enda före- .dragen utföringsform av uppfinningen, men det är uppen- bart att många modifieringar och variationer kan utföras av de på omrâdet erfarna utan att gå utanför uppfinningens ram, som är bestämd enbart av efterföljande patentkrav.
Claims (2)
1. Anordning för modulering och demodulering av en digital grundsignal, som är uppdelad i en serie grund- ord med vartdera m databitar, till en omvandlad digital signal genom jämförelse av ett omvandlat ord med varje grundord och omvänt, k ä n n e t e c k n a d av en logikkrets (50), som tillföres den digitala grundsignalen och en omvandlad digital signal samt har en styranslutning (51), ett första logikorgan (X), som väljes då styran- slutningen tillföres ett första signalvärde (0), ett andra logikorgan (Y), som väljes då styranslutningen tillföres ett andra signalvärde (1), och ett tredje logikorgan (Z), som utnyttjas för både modulering och demodulering.
2. Anordning enligt patentkravet l, k ä n n e - t e c k n a d därav, att logikkretsen (50) innefattar ett programmerbart logiknät.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58157643A JPS6048645A (ja) | 1983-08-29 | 1983-08-29 | 情報変換装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
SE8802733L SE8802733L (sv) | 1988-07-27 |
SE8802733D0 SE8802733D0 (sv) | 1988-07-27 |
SE467032B true SE467032B (sv) | 1992-05-11 |
Family
ID=15654204
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE8404288A SE458165B (sv) | 1983-08-29 | 1984-08-29 | Saett och anordning foer omvandling av digitala data i form av en serie av ord till en nrzi-kodad digital signal |
SE8802733A SE467032B (sv) | 1983-08-29 | 1988-07-27 | Anordning foer modulering och demodulering av en digital grundsignal, som aer uppdelad i en serie grundord med vartdera m databitar |
SE8802734A SE467030B (sv) | 1983-08-29 | 1988-07-27 | Saett och anordning foer omvandling av digitala data i en digital grundsignal till en nrzi-kodad digital signal |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE8404288A SE458165B (sv) | 1983-08-29 | 1984-08-29 | Saett och anordning foer omvandling av digitala data i form av en serie av ord till en nrzi-kodad digital signal |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE8802734A SE467030B (sv) | 1983-08-29 | 1988-07-27 | Saett och anordning foer omvandling av digitala data i en digital grundsignal till en nrzi-kodad digital signal |
Country Status (17)
Country | Link |
---|---|
US (1) | US4617552A (sv) |
JP (1) | JPS6048645A (sv) |
KR (1) | KR920005361B1 (sv) |
AT (1) | AT394464B (sv) |
AU (3) | AU576515B2 (sv) |
BE (1) | BE900451A (sv) |
BR (1) | BR8404315A (sv) |
CA (1) | CA1224273A (sv) |
CH (2) | CH661624A5 (sv) |
DE (1) | DE3431777A1 (sv) |
DK (1) | DK168782B1 (sv) |
ES (3) | ES8703219A1 (sv) |
FR (1) | FR2551277B1 (sv) |
GB (3) | GB2146206B (sv) |
IT (1) | IT1175662B (sv) |
NL (1) | NL192362C (sv) |
SE (3) | SE458165B (sv) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4833471A (en) * | 1984-03-26 | 1989-05-23 | Canon Kabushiki Kaisha | Data processing apparatus |
US4786890A (en) * | 1987-07-28 | 1988-11-22 | International Business Machines Corporation | Method and apparatus for implementing a PRML code |
JPH01107373A (ja) * | 1987-10-21 | 1989-04-25 | Sony Corp | データ再生装置 |
CA2019821C (en) * | 1988-12-28 | 1995-04-25 | Shoichi Takahashi | Signal conversion circuit |
DE68920739T2 (de) * | 1989-08-16 | 1995-06-29 | Ibm | Daten-Kodierung für den Sofortstart von PRML-Empfängern. |
EP0471130B1 (en) * | 1990-08-16 | 1995-12-06 | International Business Machines Corporation | Coding method and apparatus for pipelined and parallel processing |
JP2691480B2 (ja) * | 1991-05-20 | 1997-12-17 | 富士通株式会社 | 2b4b符号則逆変換におけるディスパリティ検出回路 |
SG85049A1 (en) * | 1992-02-19 | 2001-12-19 | Mitsubishi Electric Corp | Data conversion method and recording/reproducing apparatus using the same |
JP3224418B2 (ja) * | 1992-05-21 | 2001-10-29 | パイオニア株式会社 | 記録データ列2次変調方法 |
DE69330957T2 (de) * | 1993-11-10 | 2002-04-04 | St Microelectronics Srl | Programmierbarer RLL/NRZ-Dekoder für Einzel-/Doppel-Ausgangsdatenströme |
US5544178A (en) * | 1994-06-10 | 1996-08-06 | Cirrus Logic, Inc. | Method and apparatus for encoding data in a PRML class-IV digital communication channel |
US5644601A (en) * | 1994-10-31 | 1997-07-01 | Symbol Technologies, Inc. | Method and apparatus for bias suppression in a VCO based FM transmission system |
US6295010B1 (en) * | 1998-07-02 | 2001-09-25 | Seagate Technology, Llc | 8B/10B encoder system and method |
JP2000105981A (ja) * | 1998-09-29 | 2000-04-11 | Toshiba Corp | データ変換方法および装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3562742A (en) * | 1966-05-04 | 1971-02-09 | Nippon Electric Co | Reversible code converter |
US3810111A (en) * | 1972-12-26 | 1974-05-07 | Ibm | Data coding with stable base line for recording and transmitting binary data |
DE2947874C2 (de) * | 1979-11-28 | 1985-03-21 | Institut für Rundfunktechnik GmbH, 8000 München | Einrichtung zum Aufzeichnen von Videosignalen in digitaler Form auf einen magnetischen Informationsträger sowie Einrichtung zum Abnehmen von in digitaler Form aufgezeichneten Videosignalen auf einem magnetischen Informationsträger |
JPS57154610A (en) * | 1981-03-20 | 1982-09-24 | Fujitsu General Ltd | Digital modulating and demodulating system |
JPS57176866A (en) * | 1981-04-24 | 1982-10-30 | Sony Corp | Encoder of binary signal |
GB2109200B (en) * | 1981-09-15 | 1985-07-03 | British Broadcasting Corp | Digital data encoding |
US4486739A (en) * | 1982-06-30 | 1984-12-04 | International Business Machines Corporation | Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code |
-
1983
- 1983-08-29 JP JP58157643A patent/JPS6048645A/ja active Granted
-
1984
- 1984-08-22 AU AU32261/84A patent/AU576515B2/en not_active Expired
- 1984-08-24 CH CH4043/84A patent/CH661624A5/fr not_active IP Right Cessation
- 1984-08-24 CA CA000461716A patent/CA1224273A/en not_active Expired
- 1984-08-24 CH CH896/87A patent/CH662668A5/fr not_active IP Right Cessation
- 1984-08-27 FR FR848413262A patent/FR2551277B1/fr not_active Expired - Lifetime
- 1984-08-27 US US06/644,445 patent/US4617552A/en not_active Expired - Lifetime
- 1984-08-28 KR KR1019840005247A patent/KR920005361B1/ko not_active IP Right Cessation
- 1984-08-28 DK DK410484A patent/DK168782B1/da not_active IP Right Cessation
- 1984-08-28 ES ES535476A patent/ES8703219A1/es not_active Expired
- 1984-08-29 BE BE2/60486A patent/BE900451A/fr not_active IP Right Cessation
- 1984-08-29 AT AT0276384A patent/AT394464B/de not_active IP Right Cessation
- 1984-08-29 NL NL8402631A patent/NL192362C/nl not_active IP Right Cessation
- 1984-08-29 GB GB08421805A patent/GB2146206B/en not_active Expired
- 1984-08-29 DE DE19843431777 patent/DE3431777A1/de active Granted
- 1984-08-29 IT IT22461/84A patent/IT1175662B/it active
- 1984-08-29 BR BR8404315A patent/BR8404315A/pt not_active IP Right Cessation
- 1984-08-29 SE SE8404288A patent/SE458165B/sv not_active IP Right Cessation
-
1986
- 1986-06-25 ES ES556795A patent/ES8800543A1/es not_active Expired
- 1986-06-25 ES ES556794A patent/ES8800542A1/es not_active Expired
-
1987
- 1987-01-23 GB GB08701506A patent/GB2184924B/en not_active Expired
- 1987-01-23 GB GB08701505A patent/GB2184923B/en not_active Expired
-
1988
- 1988-07-08 AU AU18867/88A patent/AU602100B2/en not_active Expired
- 1988-07-08 AU AU18868/88A patent/AU601295B2/en not_active Expired
- 1988-07-27 SE SE8802733A patent/SE467032B/sv not_active IP Right Cessation
- 1988-07-27 SE SE8802734A patent/SE467030B/sv not_active IP Right Cessation
Also Published As
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SE467032B (sv) | Anordning foer modulering och demodulering av en digital grundsignal, som aer uppdelad i en serie grundord med vartdera m databitar | |
US4618849A (en) | Gray code counter | |
EP0302553B1 (en) | Electric circuit for use in an A/D converter | |
SE429388B (sv) | Sett och anordning for atervinning av tecken med jemn eller udda paritetsbit vid mottagning av en bifaskodad digitalsignal | |
KR950010213B1 (ko) | 디지탈 코드 변환 장치 및 방법 | |
SE445284B (sv) | Anordning for delning av en pulsfoljd med en forutbestemd faktor | |
JP2607538B2 (ja) | 加算回路 | |
US5642113A (en) | Methods and devices for converting a sequence of m-bit information words to a modulated signal and including that signal on a record carrier, devices for decoding that signal and reading it from a record carrier, and that signal | |
JP3243138B2 (ja) | データ変換方式及び復号方法 | |
SE450320B (sv) | Digital fasforskjutningskrets for sekventiell tendning av ett flertal tyristorer | |
US3400389A (en) | Code conversion | |
JPH0681050B2 (ja) | 並列形ad変換器 | |
JPH01321732A (ja) | Hdb−3符号則誤り検出回路 | |
JPS642306B2 (sv) | ||
SU966690A1 (ru) | Устройство дл выделени экстремального из @ @ -разр дных двоичных чисел | |
RU2029431C1 (ru) | Преобразователь кодов | |
JPS6159023B2 (sv) | ||
RU2161369C1 (ru) | Устройство для декодирования двоичных кодов хемминга | |
JPH0616635B2 (ja) | 誤りパルス検出回路 | |
SU1465878A1 (ru) | Устройство дл определени кода нормализации | |
Epley | Standard minimum transition time secondary assignments for asynchronous circuits | |
SU892666A1 (ru) | Триггер | |
JPS62241435A (ja) | スプリツトフエ−ズ符号復号回路 | |
SU756405A1 (en) | Device for comparing the difference of numbers with tolerances | |
JPS61289730A (ja) | 並列型a/d変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
NAL | Patent in force |
Ref document number: 8802733-9 Format of ref document f/p: F |
|
NUG | Patent has lapsed |