JPS62241435A - スプリツトフエ−ズ符号復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分計 本発明はスプリットフェーズ符号化きれた送信データを
復号するための復号回路に関するものである。

（ロ）　従来の技術 従来、スプリットフェーズ符号化された送信データを復
号するためのスプリットフェーズ符号復号回路としては
、例えば特公昭５８−３９４２９号公報に開示されたも
のが知られている。

此種従来回路について、第４図及び第５図を参照して説
明する。

第４１５０において、（１）はスプリットフェーズ符号
入力端子、（２）はスプリットフェーズ符号よ怜クロッ
ク信号を抽出するためのクロック再生回路、（３）（４
）（５）はＤフリップフロップ、（６）（７）はＴフリ
ップフロップ、（８）（９）はカウンタ、（１０）（１
１）は排他的論理和回路、（１２）はアンドゲート回路
、（１３）（１４）はインバータ回路である。

次に、第５図を参照して動作について説明する。尚、第
５図量　−Ｑは夫々第４図ａ−１点における波形を示し
ている。

スプリットフェーズ符号入力端子（１）より入力された
スプリットフェーズ符号（第５　ｒ！！Ｊａ参照）は、
排他的論理和回路（１０）及びＤフリップフロップ（３
）のＤ入力端子に印加される。このＤフリップフロップ
（３）のＣＫ端子には、クロック再生回路（２）からの
クロック言分（第５図す参照）が印加されており、Ｄフ
リップフロップく３）は斯るクロック信号の立上りに応
答してスプリットフェーズ符号をラッチする。このラッ
チ出力、即ちこのＤフリップフロップ（３）のＱ出力は
、排他的論理和回路（１０）に印加される。

ところで、Ｄフリップフロップ（３）のＱ出力は、スプ
リットフェーズ符号入力端子（１）に現在印加きれてい
る符号の１ビツト前の符号となるため、排他的論理和回
路（１０）では１ビツト前の符号と現在の符号とが比較
され、インバータ回路（１３）の出力は第５図量に示す
如く符号が異なるときＬレベル、同じときＨレベルとな
り、Ｄフリップフロップく４）のＤ入力端子に印加きれ
る。

また、第５ｒｙＪｂに示すクロック信号は、インバータ
回路（１４）を介してＴフリップフロップ（６）のＣＫ
端子にも印加され、そのＱ出力（第５図ｇ参照）はＴフ
リッププロップ（７）のＱ出力（第５図り参照）と共に
排他的論理和回路（１１）に印加きれる。また、斯る排
他的論理和回路（１１）の出力（第５図１参照）は、Ｄ
フリップフロップ（４）（５）のＣＫ端子、アンドゲー
ト回路（１２）及びカウンタ（９）に印加される。

ところで、第５図りに示すＴフリップフロップ（７）の
Ｑ出力がＬレベルであるとすると、Ｔフリップフロップ
（６）のＱ出力（第５図ｇ参照）と排他的論理和回路（
１１）の出力（第５図１参照）とは同じものとなる。

このとき、第５図の左側の状態においては、Ｄフリップ
フロップ（５）のＱ出力（第５図１参照）は、送信デー
タ符号“１”に対して“０″、送信データ符号“０”に
対して“１”１となり、符号が反転した復号データが得
られることになる。

これは、この時の判定タイミングがスプリットフェーズ
符号の１ビツト（送信データ符号に対してはにビット）
分ずれているため、即ちタイミングの位相が１８０°ず
れているためであり、現在の符号とそれより１ピット前
の符号とを比較した結果のインバータ回路（１３）の出
力信号（第５図量）のうち、判定タイミングにおいての
み取出したアンドゲート回路（１２）の出力信号（第５
図量）にはＨレベルのパルスがタイミングパルスの確率
的に約半分の数だけ発生することになる。この信号を８
桁２進カウンタ（８）でカウントし、２Ｎ数のカウント
によりカウンタ（８）はオーバーフロー信号を出力し、
Ｔフリップフロップ（７）を反転させる。

従って、そのＱ出力（第５図量）はＨレベルとなる。ま
た、判定タイミングの信号（第５図量）はＭ桁２道カウ
ンタ（９）でカウントされており、２″数カウントした
ときリセットパルスをカウンタ（８）へ出力し、カウン
タ（８）をリセットする。

カウンタ（８）（９）の桁数を夫々Ｎ−５、Ｍ−７とす
ると、判定タイミングがずれているときに、アンドゲー
ト回路（１２）の出力（第５図量）は確率的に判定タイ
ミング信号（第５図量）の約半分のパルス数となり、カ
ウンタ（９）が２１″数カウントする前に、カウンタ（
８）が２Ｎ数カウントしてオーバーフロー信号を出力し
、カウンタ（９）がリセットされると共にＴフリップフ
ロップ（７）が反転され、そのＱ出力はＬレベルからＨ
レベルに変化し、排他的論理和回路（１１）の出力であ
る判定タイミング１６号（第５図量）の位相が１８０°
変えられることになる。これは今まで判定タイミング位
相が１８０＃ずれていたものであるから、その位相が１
８０″変えられたことにより正常な判定タイミング位相
になり、正しい復号が行なわれることになる。

（ハ）発明が解決しようとする問題点 上記従来の技術において、インバータ回路（１３）の出
力の発生確率は１データ当りにであるから、カウンタ（
８）の設定値Ｎとカウンタ（９）の設定値Ｍとは、Ｎ＜
Ｍ／２の関係に設定する必要がある。

然し乍ら、カウンタ（８）の設定値ＮをＭ／２に近似し
た値に設定すれば、原送信データ（デジタル信号：　Ｎ
ＲＺ信号）がＯ″苦しくは“１″の状態が速読する頻度
が高い場合、アンドゲート回路（１２）から出力されな
い状態が継続し、実際は位相が１８０９ずれているにも
拘わらず、正しい判定タイミング位相であると誤って判
定する惧れがあり、また設定値Ｎを十分小さくした場合
、ノイズによりカウンタが設定値となり、正常な判定タ
イミング位相であるにも拘わらず、位相がずれたものと
誤って判定され、判定タイミング位相を１８０°変えら
れる惧れがあった。

（ニ）問題点を解決するための手段 上記の問題点に鑑み、本発明はスプリットフェーズ符号
化された送信データを復号する復号回路に於いて、スプ
リットフェーズ符号より第１のクロ・／り信号を抽出す
る回路と、この回路にて抽出されたクロック信号より位
相が互いに１８０°異なる第２及び第３のクロック信号
を作成するための回路と、前記第１のクロック信号に基
づきスプリットフェーズ符号とその１ビツト前のスプリ
ットフェーズ符号とを比較判定する回路と、この回路か
らの判定出力と前記第２及び第３のクロック信号とを夫
々比較する回路と、この回路による比較一致信号を夫々
カウントＶる複数のカウンタと、所定期間におけるこの
カウンタの出力の多数決をとる多数決回路と、この多数
決回路の出力に基づき前記第２及び第３のクロック通分
の内、いずれかのクロック信号を選択する回路とを設け
、この回路にて選択された第２若しくは第３のクロック
信号にて前記スプリットフェーズ符号を復号するように
構成した。

（ホ）作用 上記構成において、スプリットフェーズ符号より抽出さ
れた第１のクロック信号に基づいて現在のスプリットフ
ェーズ符号とその１ビツト前のスプリットフェーズ符号
とを比較判定し、この判定結果と前記第１のクロック信
号より作成された位相が互いに１８０′異なる第２及び
第３のクロック信号とを夫々比較する。この比較による
夫々の比較一致信号を複数のカウンタにてカウントし、
設定値をカウントしたカウンタの出力を多数決回路に供
給することにより所定期間におけるカウンタ出力の多数
決をとりこの多数決回路の出力にて、このカウンタへの
比較一致信号を作成するために使用きれたクロック信号
とは異なるクロック信号をスプリットフェーズ符号復号
用クロック信号として用いるよう作用する。

（へ）　実施例 第１図は本発明の一実施例を示す図で、（２ｏ）はスプ
リットフェーズ符号入力端子、（２１）はスプリットフ
ェーズ符号よりクロック信号を抽出するためのクロック
再生回路、（２２）はりしツク再生回路（２１）よりの
クロック信号から位相が互いに１８０°異なる第２及び
第３のクロック信号を作成するためのクロック作成回路
となるＴフリップフロップ、（２３）はクロック再生回
路（２１）からのクロック信号に基づき現在のスプリッ
トフェーズ符号とその１ビツト前のスプリットフェーズ
符号とを比較判定するための比較判定回路となる排他的
論理和回路、（２４＞（２５）はインバータ回路（２６
）にて反転された排他的論理和回路（２３）出力と第２
クロツク信号［Ｔフリップフロップ（２２）のＱ出力］
若しくは第３クロツク信号［Ｔフリップフロップ（２２
）の可出力］を二人力とする比較回路となるアンドゲー
ト回路、（２７）（２Ｂ＞はアンドゲート回路（２４）
（２５）出力を夫々カウントする同−設定値のカウンタ
、（２９）はカウンタ（２７）（２ｇ）のオーバーフロ
ー信号を二人力とするオアゲート回路で、その出力でカ
ウンタ（２７）（２８）をリセットする。　（３０）は
ＲＳＳフリップフロラフ（３１）はＲＳフリップフロッ
グ（３０）のＱ端子出力で切換制御される選択回路とな
るマルチプレクサ、（３２）（３３）（３４）はＤフリ
ップフロップ、（３５）は多数決回路である。

次に、第２図を参照して説明する。尚、第２図ａ−１は
夫々第１図ａ−１における波形を示している。

スブリｙ　ｌ・フェーズ符号入力端子（２０）より入力
されたスプリットフェーズ符号（第２図ａ）は、排他的
論理和回路（２３）及びＤフリップフロップ（３２）の
Ｄｖ＃６子に入力きれる。このＤフリップフロップ（３
２）のＣＫ端子には、クロック再生回路（２１）からの
クロック信号（第２図ｂ）が入力されており、Ｄフリッ
プフロップ（３２）は斯るクロック信号の立上りに応答
してスプリットフェーズ符号をラッチする。このラッチ
出力、即ちこのＤフリップフロップ（３２）のＱ端子出
力は、排他的論理和回路（２３）に印加される。

ところで、Ｄフリップフロップ（３２ンのＱ端子出力は
、スプリットフェーズ符号入力端子（２０）に現在入力
されている符号の１ビツト前の符号となるため、排他的
論理和回路（２３）では１ビツト前の符号と現在の符号
とが比較判定され、インバータ回路り２６〉の出力は第
２図ｅに示す如く符号が異なるときＬレベル、同じとき
Ｈレベルとなり、アンドゲート回路（２４）（２５）へ
印加される。

また、第２ｒＸＪｂに示すクロック信号は、Ｔフリップ
フロップ（２２）のＣＫ端子に入力きれ、このＴフリッ
プフロップ（２２）のＱ端子出力及び寛端子出力は夫々
第２図ｒ１　ｇに示す如くなる。

斯るＴフリップフロップ（２２）のＱ端子出力はアンド
ゲート回路（２４）に、また回端子出力はアンドゲート
回路（２５）に夫々印加され、インバータ回路（２６）
を介してアンドゲート回路（２４）（２５）に印加され
る排他的論理和回路（２３）からの出力と比較される。

斯る比較の結果、比較一致信号が存在すれば、斯る比較
一致信号をカウンタ（２７）若しくは（２８）にてカウ
ントする。

今、第２図ｉに示す如くアンドゲート回路（２５）にＨ
レベル出力信号（比較一致ｆｇ号）が存在したとすれば
、カウンタ（２８）にて断る比較一致信号をカウントし
、設定値に達すると、オーバーフロー信号を出力する。

斯るオーバーフロー信号は、オアゲート回路（２９）を
介してカウンタ（２７）（２ｇ＞のリセット端子に入力
され、カウンタ（２７）（２８）はリセットされる。ま
た、上記オーバーフロー信号は、多数決回路（３５）に
も供給される。

斯る多数決回路の一例を第３図に示すと共にその動作に
つき説明する。第３図において、（３６）はカウンタ（
２８）のオーバーフロー信号を入力とし、オアゲート（
２９）の出力をクロック入力とする５段のシフトレジス
タ、（３７）〜（４０）はＭＯＤ２の加算器で、シフト
レジスタ（３６）の各段の出力をＭＯＤ２で加算する。

シフトレジスタ（３６）はオアゲート（２９）の出力が
発生される毎にカウンタ（２８）のオーバーフロー信号
を取り込み、オアゲート（２９）の出力が５回発生され
る内、４回以上カウンタ（２８）のオーバーフロー信号
が出力された場合［即ち、シフトレジスタ（３６）に格
納された値が、１１１１１．１１１１０．１１１０１．
１１（［１，１０１１１，０１１１１のいずれかである
場合］には、加算器（４０）の３Ｙ出力がＨレベルとな
るため、ＲＳフリップフロップ（３０）がリセットきれ
、ＲＳフリップフロップ（３０）のＱ端子出力はＬレベ
ルとなる。

従って、斯るＲＳフリップフロップ（３０）のＱ端子出
力にて切換制御されるマルチプレクサ（３１）がＡ入力
選択状態に設定され、Ｄフリップフロップ（３３）のＤ
入力端子にはＴフリップフロップ（２２）のＱ端子出力
が印加きれる。斯るＤフリップフロップ（３３）は、ク
ロック再生回路（２１）からのクロック信号に基づいて
マルチプレクサ（３１）の出力［即ち、Ｔフリップフロ
ップ（２２）のＱ端子出力］をラッチする。

更に、このラッチ出力、即ちＤフリップフロップ（３３
）のＱ端子出力はＤフリップフロップ（３４）のＣＫ端
子に入力きれ、Ｄフリップフロップ（３４）は上記Ｄフ
リップフロップ（３３）のＱ端子出力に基づきスプリッ
トフェーズ符号入力端子（２０）より印加されたスプリ
ットフェーズ符号をラッチし、以って原送信データ（Ｎ
ＲＺ信号）を復号する。

また、オアゲート（２９）の出力が５回発生される内、
４回以上カウンタ（２８）のオーバーフロー３号が出力
されなかった場合［即ち、シフトレジスタ（３６）に格
納された値が、ｏｏｏｏｏ、００００１．０００１０、
００１００．０１０００．１００００のいずれかである
場合］には、加算器（４０〉の２Ｙ、３Ｙ出力が共にＬ
レベルとなるため、ノアゲート（４１）の出力がＨレベ
ルとなり、ＲＳフリップフロップ（３０）がセット諮れ
る。

更に、シフトレジスタ（３６）の値が上記した１２通り
以外の場合には、ＲＳフリップフロップ（３０）のＱ端
子出力は反転しない。

尚、本発明は上記実施例に限定されるものではなく、種
々の変更が可能である。

（ト）　　発明の効果 本発明に依れば、スプリットフェーズ符号化された送信
データを復号する復号回路に於いて、スプリットフェー
ズ符号より第１のクロック信号を抽出する回路と、この
回路にて抽出されたクロック信号より位相が互いに１８
０″″異なる第２及び第３のクロック信号を作成するた
めの回路と、前記第１のクロック信号に基づきスプリッ
トフェーズ符号とその１ビット前のスプリットフェーズ
符号とを比較判定する回路と、この回路からの判定出力
と前記第２及び第３のクロック信号とを夫々比較する回
路と、この回路による比較一致信号を夫々カウントする
複数のカウンタと、所定期間におけるこのカウンタの出
力の多数決をとる多数決回路と、この多数決回路の出力
に基づき前記第２及び第３のクロック信号の内、いずれ
かのクロック信号を選択する回路とを設け、この回路に
て選択きれた第２若しくは第３のクロック信号にて前記
スプリットフェーズ符号を復号するようになしたので、
原送信データが“０”若しくは′１′が連続する場合に
も正常なタイミング位相を得ることが出来ると共にノイ
ズ等による誤選択の発生を未然に助走することが出来る
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、＠２図はその各部
波形を示す図、第３図は多数決回路の一例を示す図、第
４図は従来例を示す図、第５図はその各部波形を示す図
である。 （２１）・・・クロック再生回路、（２２〉・・・Ｔフ
リップフロップ、（２３）・・・排他的論理和回路、（
２４）（２５）・・・アンドゲート回路、（２７）（２
８）・・・カウンタ、（３１）・・・マルチプレクサ、
（３５）・・・多数決回路。

Claims (1)

【特許請求の範囲】
1. （１）スプリットフェーズ符号化された送信データを復
   号する復号回路に於いて、スプリットフェーズ符号より
   第１のクロック信号を抽出する回路と、この回路にて抽
   出されたクロック信号より位相が互いに１８０°異なる
   第２及び第３のクロック信号を作成するためのクロック
   作成回路と、前記第１のクロック信号に基づきスプリッ
   トフェーズ符号とその１ビット前のスプリットフェーズ
   符号とを比較判定する比較判定回路と、この回路からの
   判定出力と前記第２及び第３のクロック信号とを夫々比
   較する比較回路と、この回路による比較一致信号を夫々
   カウントする複数のカウンタと、所定期間におけるこの
   カウンタの出力の多数決をとる多数決回路と、この多数
   決回路の出力に基づき前記第２及び第３のクロック信号
   の内、いずれかのクロック信号を選択する選択回路とを
   設け、この選択回路にて選択された第２若しくは第３の
   クロック信号にて前記スプリットフェーズ符号を復号す
   るようになしたことを特徴とするスプリットフェーズ符
   号復号回路。