JPH05284037A - 高速、直列２進データ受信機 - Google Patents
高速、直列２進データ受信機Info
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- JPH05284037A JPH05284037A JP5028834A JP2883493A JPH05284037A JP H05284037 A JPH05284037 A JP H05284037A JP 5028834 A JP5028834 A JP 5028834A JP 2883493 A JP2883493 A JP 2883493A JP H05284037 A JPH05284037 A JP H05284037A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- H03M7/20—Conversion to or from n-out-of-m codes
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
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- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 実行ディスパリティ確認回路を簡略化し、か
つこれらの機能のために必要とされるゲートの数および
シリコン区域を実質的に減ずる。 【構成】 ８Ｂ／１０Ｂデコーディングのための実行デ
ィスパリティ回路であって、それは電力消費を減じ、か
つ状態型装置および組合せ回路の組合せを組合せ装置の
代わりに排他的に使用することによってゲートの個数お
よび必要とされるシリコン区域を実質的に減ずる。
つこれらの機能のために必要とされるゲートの数および
シリコン区域を実質的に減ずる。 【構成】 ８Ｂ／１０Ｂデコーディングのための実行デ
ィスパリティ回路であって、それは電力消費を減じ、か
つ状態型装置および組合せ回路の組合せを組合せ装置の
代わりに排他的に使用することによってゲートの個数お
よび必要とされるシリコン区域を実質的に減ずる。
Description
【０００１】
【発明の分野】この発明はエンコーディング／デコーデ
ィングのための方法および装置に関し、より特定的には
実行ディスパリティを決定しかつディスパリティエラー
にフラグを立てるための方法および装置に関する。
ィングのための方法および装置に関し、より特定的には
実行ディスパリティを決定しかつディスパリティエラー
にフラグを立てるための方法および装置に関する。
【０００２】
【発明の背景】多くの高速通信システムおよびネットワ
ークはＤＣ−平衡送信を与えるためにデータの２進エン
コーディング技術を使用してきた。好ましくはゼロＤＣ
成分を有する直列に送信された２進データは送信機およ
び受信機システムの設計および信頼性を簡素化する。い
わゆる８Ｂ／１０Ｂコードはエンコーディングの１つの
型であり、それは幾つかの高データレート応用の標準に
なった。このコードは表題「ＤＣ−平衡区分化ブロック
８Ｂ／１０Ｂ送信コード（A DC-Balanced partitioned-
Block, 8B/10B Transmission Code)」ＩＢＭリサーチお
よび開発ジャーナル（IBM Journal of Research and De
velopment) ２７巻、１９８３年、頁４４０−４５１フ
ラナスゼック(Franaszek) ら、の論文および米国特許第
４，４８６，７３９号、に説明される。
ークはＤＣ−平衡送信を与えるためにデータの２進エン
コーディング技術を使用してきた。好ましくはゼロＤＣ
成分を有する直列に送信された２進データは送信機およ
び受信機システムの設計および信頼性を簡素化する。い
わゆる８Ｂ／１０Ｂコードはエンコーディングの１つの
型であり、それは幾つかの高データレート応用の標準に
なった。このコードは表題「ＤＣ−平衡区分化ブロック
８Ｂ／１０Ｂ送信コード（A DC-Balanced partitioned-
Block, 8B/10B Transmission Code)」ＩＢＭリサーチお
よび開発ジャーナル（IBM Journal of Research and De
velopment) ２７巻、１９８３年、頁４４０−４５１フ
ラナスゼック(Franaszek) ら、の論文および米国特許第
４，４８６，７３９号、に説明される。
【０００３】８Ｂ／１０Ｂ符号化において、８ビットデ
ータパケットで作られる直列データストリームは１０ビ
ットの直列送信されたコードにエンコードされる。２つ
の加えられたビットは他の目的と同様ＤＣ平衡および正
確な位相ロックループ発振器クロック同期を確実にする
のに十分な遷移を与える。実際、８Ｂ／１０Ｂ符号化は
通常２つのパケット、つまり５Ｂ／６Ｂニブルおよび３
Ｂ／４Ｂニブルで実行される。言い換えると、エンコー
ドされるべき各Ｄ0 …Ｄ7 の８ビットバイトは、６ビッ
トにエンコードされる５ビットＤ0 …Ｄ4 と、４ビット
にエンコードされる３ビットＤ5 …Ｄ7 とに分割され
る。８Ｂ／１０Ｂ符号化方法は幾分複雑であり、フラナ
スゼックによって与えられた以下の表１および表２を参
照することによって最良に理解される。すべてのあり得
る５ビットデータ値は「ＡＢＣＤＥ」と明示された列に
リストされかつ対応する６ビットコードは「ａｂｃｄｅ
ｉ」と明示された列に示される。
ータパケットで作られる直列データストリームは１０ビ
ットの直列送信されたコードにエンコードされる。２つ
の加えられたビットは他の目的と同様ＤＣ平衡および正
確な位相ロックループ発振器クロック同期を確実にする
のに十分な遷移を与える。実際、８Ｂ／１０Ｂ符号化は
通常２つのパケット、つまり５Ｂ／６Ｂニブルおよび３
Ｂ／４Ｂニブルで実行される。言い換えると、エンコー
ドされるべき各Ｄ0 …Ｄ7 の８ビットバイトは、６ビッ
トにエンコードされる５ビットＤ0 …Ｄ4 と、４ビット
にエンコードされる３ビットＤ5 …Ｄ7 とに分割され
る。８Ｂ／１０Ｂ符号化方法は幾分複雑であり、フラナ
スゼックによって与えられた以下の表１および表２を参
照することによって最良に理解される。すべてのあり得
る５ビットデータ値は「ＡＢＣＤＥ」と明示された列に
リストされかつ対応する６ビットコードは「ａｂｃｄｅ
ｉ」と明示された列に示される。
【０００４】用語「実行ディスパリティ」はエンコード
されたデータのＤＣ平衡の測定として先行技術で使用さ
れている。すなわち、実行ディスパリティはすべての先
行するブロックのディスパリティの和であり、そこでは
ディスパリティはブロックにおいて０の個数と１の個数
との間の差である。８Ｂ／１０Ｂ符号化されたデータの
所与のブロックのために、ディスパリティが＋２、−２
または０のいずれかであり得るように有効なコードが選
択される。表１を参照して、ａｂｃｄｅｉ列では、その
列の各コードは１および０の個数が等しいかまたは偶数
個だけ違うように選択されるということに注目された
い。さらに、表１の「ＡＬＴＥＲＮＡＴＥ」と明示され
た列および「Ｄ−１」と明示された列を参照して、
「＋」が列Ｄ−１に現われるときはいつでも、列「ａｂ
ｃｄｅｉ」における対応するコードにおいて、０の個数
は２だけ１の個数を超過するということに注目された
い。さらに各「＋」について、列「ａｂｃｄｅｉ」にお
ける２進コードの補数である列「ＡＬＴＥＲＮＡＴＥ」
にエントリが現われるということにも注目されたい。
されたデータのＤＣ平衡の測定として先行技術で使用さ
れている。すなわち、実行ディスパリティはすべての先
行するブロックのディスパリティの和であり、そこでは
ディスパリティはブロックにおいて０の個数と１の個数
との間の差である。８Ｂ／１０Ｂ符号化されたデータの
所与のブロックのために、ディスパリティが＋２、−２
または０のいずれかであり得るように有効なコードが選
択される。表１を参照して、ａｂｃｄｅｉ列では、その
列の各コードは１および０の個数が等しいかまたは偶数
個だけ違うように選択されるということに注目された
い。さらに、表１の「ＡＬＴＥＲＮＡＴＥ」と明示され
た列および「Ｄ−１」と明示された列を参照して、
「＋」が列Ｄ−１に現われるときはいつでも、列「ａｂ
ｃｄｅｉ」における対応するコードにおいて、０の個数
は２だけ１の個数を超過するということに注目された
い。さらに各「＋」について、列「ａｂｃｄｅｉ」にお
ける２進コードの補数である列「ＡＬＴＥＲＮＡＴＥ」
にエントリが現われるということにも注目されたい。
【０００５】表２における「ｆｇｈｊ」と明示された対
応する列に示されるように同じ特性が３Ｂ／４Ｂエンコ
ーディングにも見られる。
応する列に示されるように同じ特性が３Ｂ／４Ｂエンコ
ーディングにも見られる。
【０００６】上に説明されたディスパリティ概念を使用
する８Ｂ／１０Ｂコードの特徴の１つは、データを符号
化する間すべてのバイトについてディスパリティ、つま
り＋２、０、または−２、を合計し、かつ、もしディス
パリティが正であるならば、送られるべき次の符号化さ
れたデータブロックのディスパリティが負になるように
論理を配列するのが便利なことである。たとえば、これ
を達成するために、コードブロックを検査した後、もし
そのブロックのディスパリティが＋２で正でありかつ実
行ディスパリティが＋１で正であるならば、そのブロッ
クのＡＬＴＥＲＮＡＴＥコードは自動的に選択され、実
行ディスパリティは−１で負であるように次のブロック
が送られる後の実行ディスパリティは−２だけ減分され
るであろう。
する８Ｂ／１０Ｂコードの特徴の１つは、データを符号
化する間すべてのバイトについてディスパリティ、つま
り＋２、０、または−２、を合計し、かつ、もしディス
パリティが正であるならば、送られるべき次の符号化さ
れたデータブロックのディスパリティが負になるように
論理を配列するのが便利なことである。たとえば、これ
を達成するために、コードブロックを検査した後、もし
そのブロックのディスパリティが＋２で正でありかつ実
行ディスパリティが＋１で正であるならば、そのブロッ
クのＡＬＴＥＲＮＡＴＥコードは自動的に選択され、実
行ディスパリティは−１で負であるように次のブロック
が送られる後の実行ディスパリティは−２だけ減分され
るであろう。
【０００７】表１および表２において０および１の個数
が等しい列Ｄ−１において「ｘ」と明示されたコードが
あることもまた注目される。これらのブロックは「０」
と等しいディスパリティを有し、ＡＬＴＥＲＮＡＴＥコ
ードを有さない、なぜならばそれらは実行ディスパリテ
ィに何の効果も有さないからである。
が等しい列Ｄ−１において「ｘ」と明示されたコードが
あることもまた注目される。これらのブロックは「０」
と等しいディスパリティを有し、ＡＬＴＥＲＮＡＴＥコ
ードを有さない、なぜならばそれらは実行ディスパリテ
ィに何の効果も有さないからである。
【０００８】先行技術の受信機において、データが適切
にエンコードされたこと、および送信にいかなるエラー
も導入されていないことを確かめるために回路が使用さ
れる。各ブロックがディスパリティルールに従うことつ
まり、それが＋２、０、または−２であり、かつ実行デ
ィスパリティは−１または＋１のどちらかであるという
ことをチェックすることが、この確認の１部である。
にエンコードされたこと、および送信にいかなるエラー
も導入されていないことを確かめるために回路が使用さ
れる。各ブロックがディスパリティルールに従うことつ
まり、それが＋２、０、または−２であり、かつ実行デ
ィスパリティは−１または＋１のどちらかであるという
ことをチェックすることが、この確認の１部である。
【０００９】先行技術の受信機において、このディスパ
リティ確認は組合せ論理によって実行される。８Ｂ／１
０Ｂコードにおける１０のビットの各々は入来する１０
Ｂコードをデコードするために評価される必要があるた
め、１００のオーダの多大な数のゲートおよび多大な量
のシリコン空間が必要とされた。
リティ確認は組合せ論理によって実行される。８Ｂ／１
０Ｂコードにおける１０のビットの各々は入来する１０
Ｂコードをデコードするために評価される必要があるた
め、１００のオーダの多大な数のゲートおよび多大な量
のシリコン空間が必要とされた。
【００１０】この発明の目的は、実行ディスパリティ確
認回路を簡略化し、かつこれらの機能のために必要とさ
れるゲートの数およびシリコン区域を実質的に減ずるこ
とである。
認回路を簡略化し、かつこれらの機能のために必要とさ
れるゲートの数およびシリコン区域を実質的に減ずるこ
とである。
【００１１】
【発明の概要】上に述べられた目的は、集積回路におい
て中間論理信号を組合せ論理回路に与える状態型装置を
使用することによって達成される。
て中間論理信号を組合せ論理回路に与える状態型装置を
使用することによって達成される。
【００１２】他の目的は、電力消費およびシリコン区域
を実質的に減ずることである。
を実質的に減ずることである。
【００１３】
【表１】
【００１４】
【表２】
【００１５】
【詳細な説明】図１を参照すると、送信機１は光学ファ
イバまたは同軸媒体のような、直列リンク３をわたって
８Ｂ／１０Ｂにエンコードされる高データレート直列デ
ータを受信機２へ送る。受信機２において、実行ディス
パリティ確認回路はリンク３を経た８Ｂ／１０Ｂの入来
する直列データの各ニブル、５Ｂ／６Ｂまたは３Ｂ／４
Ｂがディスパリティ条件、つまり、１および０の個数が
数として等しいかまたは２だけ違うかということ、かつ
実行ディスパリティが−１または＋１であるというこ
と、に合致することを確かめる必要がある。もしこれら
の２つの条件が相従わない場合、ディスパリティ回路は
ディスパリティエラー（ＤＳＰＥＲＲ）フラグを発生す
る必要がある。
イバまたは同軸媒体のような、直列リンク３をわたって
８Ｂ／１０Ｂにエンコードされる高データレート直列デ
ータを受信機２へ送る。受信機２において、実行ディス
パリティ確認回路はリンク３を経た８Ｂ／１０Ｂの入来
する直列データの各ニブル、５Ｂ／６Ｂまたは３Ｂ／４
Ｂがディスパリティ条件、つまり、１および０の個数が
数として等しいかまたは２だけ違うかということ、かつ
実行ディスパリティが−１または＋１であるというこ
と、に合致することを確かめる必要がある。もしこれら
の２つの条件が相従わない場合、ディスパリティ回路は
ディスパリティエラー（ＤＳＰＥＲＲ）フラグを発生す
る必要がある。
【００１６】この発明の具体例を理解するために、本出
願人の回路の一部分の論理機能を理解することがまず必
要である。図２において、フリップフロップ２１の入力
Ｄに線２８を経てＯＲゲート２９を介して結合されるマ
ルチプレクサ２０（ＭＵＸ）を使用する回路が開示され
る。
願人の回路の一部分の論理機能を理解することがまず必
要である。図２において、フリップフロップ２１の入力
Ｄに線２８を経てＯＲゲート２９を介して結合されるマ
ルチプレクサ２０（ＭＵＸ）を使用する回路が開示され
る。
【００１７】フリップフロップ２１のＱ出力は線２６を
経てＯＲゲート２２を介してＭＵＸ２０に再び接続され
る。フリップフロップ２１の／Ｑ出力は線２５を経てＯ
Ｒゲート２３を介してＭＵＸ２０に接続される。ＯＲゲ
ート２３はインバータ２４を介してＭＵＸ２０の下部入
力に結合され、ＯＲゲート２２はＭＵＸ２０の上部入力
に直接結合される。入力２７はＯＲゲート２２および２
３の両方の第２の入力に結合される。各ニブルの終わり
で、ＦＦ２１はリセット３１でハイによってリセットさ
れる。ＭＵＸ２０の選択線３０における論理「１」（ハ
イ）は、ＭＵＸがＯＲゲート２２からのその上部入力の
論理レベルを線２８上に出力することを引き起こす。選
択線３０上の論理「０」はＯＲゲート２３からの下位入
力を選択し、線２８に出力する。図３は回路図２の真理
値表である。この回路を規定する論理方程式は以下のと
おりである。
経てＯＲゲート２２を介してＭＵＸ２０に再び接続され
る。フリップフロップ２１の／Ｑ出力は線２５を経てＯ
Ｒゲート２３を介してＭＵＸ２０に接続される。ＯＲゲ
ート２３はインバータ２４を介してＭＵＸ２０の下部入
力に結合され、ＯＲゲート２２はＭＵＸ２０の上部入力
に直接結合される。入力２７はＯＲゲート２２および２
３の両方の第２の入力に結合される。各ニブルの終わり
で、ＦＦ２１はリセット３１でハイによってリセットさ
れる。ＭＵＸ２０の選択線３０における論理「１」（ハ
イ）は、ＭＵＸがＯＲゲート２２からのその上部入力の
論理レベルを線２８上に出力することを引き起こす。選
択線３０上の論理「０」はＯＲゲート２３からの下位入
力を選択し、線２８に出力する。図３は回路図２の真理
値表である。この回路を規定する論理方程式は以下のと
おりである。
【００１８】 次Ｑ＝［ＳＥＬＥＣＴ （／ＩＮＰＵＴ．現Ｑ）＋／Ｓ
ＥＬＥＣＴ（ＩＮＰＵＴ＋現Ｑ）］＋リセット 図４は図２の論理ユニット、カウンタステージＡ、およ
び２つの追加的な状態装置ステージ、つまりカウンタス
テージＢおよびＣをともに結合するジョンソン（Johnso
n)型カウンタの概略を開示する。これらのカウンタステ
ージの各々は、ＭＵＸ、ＯＲゲートおよびフリップフロ
ップを使用する。このジョンソンカウンタは線２７に到
達する直列入力データニブルの各ビットを検査し、カウ
ンタステージＢおよびＣは前のステージからのデータの
みを取り込み、ＳＥＲＩＮが「１」のとき次の状態へ進
む。各ニブルの終わりで、２６、５１および５２上のカ
ウンタステージＡ、Ｂ、およびＣの状態は、クロックパ
ルス５４が発生するとフリップフロップ１４１、１４
２、および１４３においてそれぞれラッチされ、直列デ
ータニブルの最後のビットはニブルクロックパルス５５
が発生するとフリップフロップ（ＬＢＳＤ）ＦＦ１４０
でラッチされる。この時、各カウンタステージは次のニ
ブルのために「１」にリセットされる。最後のビットが
カウンタにおける競合状態の不確定性を排除するために
ラッチされる。これらの４つのフリップフロップ１４
０、１４１、１４２、１４３はＬＢＳＤおよびカウンタ
ステージＡ、Ｂ、およびＣの状態をラッチし、それは続
いて図５の組合せ論理回路において評価され、「ＡＤＳ
Ｐ」と呼ばれるニブルの後の実行ディスパリティと、
「ＤＳＰＥＲＲ」と呼ばれるディスパリティエラーを表
示するフラグを引き出す。ＮＢＬＣＬＫ信号５５および
ＢＩＴＣＬＫ信号５４は図示されない標準タイミング回
路において引き出される。ニブルクロックパルスは次ニ
ブルにおける第１のビットの開始と一致し、１クロック
ビットの長さである。
ＥＬＥＣＴ（ＩＮＰＵＴ＋現Ｑ）］＋リセット 図４は図２の論理ユニット、カウンタステージＡ、およ
び２つの追加的な状態装置ステージ、つまりカウンタス
テージＢおよびＣをともに結合するジョンソン（Johnso
n)型カウンタの概略を開示する。これらのカウンタステ
ージの各々は、ＭＵＸ、ＯＲゲートおよびフリップフロ
ップを使用する。このジョンソンカウンタは線２７に到
達する直列入力データニブルの各ビットを検査し、カウ
ンタステージＢおよびＣは前のステージからのデータの
みを取り込み、ＳＥＲＩＮが「１」のとき次の状態へ進
む。各ニブルの終わりで、２６、５１および５２上のカ
ウンタステージＡ、Ｂ、およびＣの状態は、クロックパ
ルス５４が発生するとフリップフロップ１４１、１４
２、および１４３においてそれぞれラッチされ、直列デ
ータニブルの最後のビットはニブルクロックパルス５５
が発生するとフリップフロップ（ＬＢＳＤ）ＦＦ１４０
でラッチされる。この時、各カウンタステージは次のニ
ブルのために「１」にリセットされる。最後のビットが
カウンタにおける競合状態の不確定性を排除するために
ラッチされる。これらの４つのフリップフロップ１４
０、１４１、１４２、１４３はＬＢＳＤおよびカウンタ
ステージＡ、Ｂ、およびＣの状態をラッチし、それは続
いて図５の組合せ論理回路において評価され、「ＡＤＳ
Ｐ」と呼ばれるニブルの後の実行ディスパリティと、
「ＤＳＰＥＲＲ」と呼ばれるディスパリティエラーを表
示するフラグを引き出す。ＮＢＬＣＬＫ信号５５および
ＢＩＴＣＬＫ信号５４は図示されない標準タイミング回
路において引き出される。ニブルクロックパルスは次ニ
ブルにおける第１のビットの開始と一致し、１クロック
ビットの長さである。
【００１９】図５の組合せ論理のための論理／真理値表
は図６に示される。図５を参照して、図４のカウンタス
テージ出力フリップフロップ２１、４２および４８は各
ニブルの終わりでリセットされるため、それらの状態
は、もしいかなる「１」も最後のビットより先の入来す
るデータストリームにおいて存在しなければ、「１１
１」である。この真理値表は図５において入力線５Ｂ６
ＢＨ、６０、および５Ｂ６ＢＬ、６１である５Ｂ／６Ｂ
または３Ｂ／４Ｂニブルのどちらのニブルが評価されて
いるかもまた考慮するということに注目されたい。図６
の真理値表を参照して、入来するデータがニブルに１を
持たない場合に対応する第１のブロック０′を考慮され
たい。カウンタ状態フリップフロップＡ、Ｂ、およびＣ
が変更されずかつ「１」の状態であるということに注目
されたい。次列はデータニブルにおける直列の最後のビ
ットを保持するフリップフロップの状態のためのもので
あり「ＬＢＳＤ」と呼ばれる。次列はどのタイプのニブ
ルが評価されているかを示すものであり、かつもし５Ｂ
／６Ｂニブルが評価されているならば論理「１」であ
る。最後の列ＰＤＳＰは先の実行ディスパリティ値を示
す。実行ディスパリティＰＤＳＰは、もし実行ディスパ
リティが＋１であるならば論理「１」であり、または実
行ディスパリティが−１であるならば論理「０」であ
る。興味深いことに、以下のことが注目される、すなわ
ちカウンタＡ、Ｂ、およびＣの状態が変更されない第１
のブロックにおいて、ＤＳＰＥＲＲ列は１であり、最後
のビットが「１」である単一の場合を除いてディスパリ
ティエラー条件が存在し、３Ｂ／４Ｂのより小さいニブ
ルが評価されかつ実行ディスパリティは前はハイであっ
たということを意味する。これは０００１の４ビットコ
ードに対応し、それは表２に見られるように先の実行デ
ィスパリティ、ＰＤＳＰがハイであるならば許容された
４ビットコードである。
は図６に示される。図５を参照して、図４のカウンタス
テージ出力フリップフロップ２１、４２および４８は各
ニブルの終わりでリセットされるため、それらの状態
は、もしいかなる「１」も最後のビットより先の入来す
るデータストリームにおいて存在しなければ、「１１
１」である。この真理値表は図５において入力線５Ｂ６
ＢＨ、６０、および５Ｂ６ＢＬ、６１である５Ｂ／６Ｂ
または３Ｂ／４Ｂニブルのどちらのニブルが評価されて
いるかもまた考慮するということに注目されたい。図６
の真理値表を参照して、入来するデータがニブルに１を
持たない場合に対応する第１のブロック０′を考慮され
たい。カウンタ状態フリップフロップＡ、Ｂ、およびＣ
が変更されずかつ「１」の状態であるということに注目
されたい。次列はデータニブルにおける直列の最後のビ
ットを保持するフリップフロップの状態のためのもので
あり「ＬＢＳＤ」と呼ばれる。次列はどのタイプのニブ
ルが評価されているかを示すものであり、かつもし５Ｂ
／６Ｂニブルが評価されているならば論理「１」であ
る。最後の列ＰＤＳＰは先の実行ディスパリティ値を示
す。実行ディスパリティＰＤＳＰは、もし実行ディスパ
リティが＋１であるならば論理「１」であり、または実
行ディスパリティが−１であるならば論理「０」であ
る。興味深いことに、以下のことが注目される、すなわ
ちカウンタＡ、Ｂ、およびＣの状態が変更されない第１
のブロックにおいて、ＤＳＰＥＲＲ列は１であり、最後
のビットが「１」である単一の場合を除いてディスパリ
ティエラー条件が存在し、３Ｂ／４Ｂのより小さいニブ
ルが評価されかつ実行ディスパリティは前はハイであっ
たということを意味する。これは０００１の４ビットコ
ードに対応し、それは表２に見られるように先の実行デ
ィスパリティ、ＰＤＳＰがハイであるならば許容された
４ビットコードである。
【００２０】ニブルの「後のディスパリティ」を示すＤ
ＳＰＦＴ信号９１はＮＢＣＬＫでフリップフロップ９２
においてラッチされる。フリップフロップ９２の出力
は、先のニブルディスパリティとして組合せ論理ＯＲ回
路入力ＰＤＳＰＨ ６２およびＰＤＳＰＬ ６３に送ら
れる。図５における組合せＯＲ回路への残りの入力は線
５８−６３上のそれぞれのカウンタＡフリップフロップ
１４１、カウンタＢフリップフロップ１４２およびカウ
ンタＣフリップフロップ１４３の出力である。
ＳＰＦＴ信号９１はＮＢＣＬＫでフリップフロップ９２
においてラッチされる。フリップフロップ９２の出力
は、先のニブルディスパリティとして組合せ論理ＯＲ回
路入力ＰＤＳＰＨ ６２およびＰＤＳＰＬ ６３に送ら
れる。図５における組合せＯＲ回路への残りの入力は線
５８−６３上のそれぞれのカウンタＡフリップフロップ
１４１、カウンタＢフリップフロップ１４２およびカウ
ンタＣフリップフロップ１４３の出力である。
【００２１】上記の教示を考慮してこの発明の多くの変
形がある。本出願人の発明の範囲は前掲の特許請求の範
囲によって規定され、ここに開示された実施例に限定さ
れないということが理解される。
形がある。本出願人の発明の範囲は前掲の特許請求の範
囲によって規定され、ここに開示された実施例に限定さ
れないということが理解される。
【図１】通信システムの一般的なブロック図である。
【図２】この発明のステートマシンビルディングブロッ
クの概略図である。
クの概略図である。
【図３】図２のステートマシンのための真理値表の図で
ある。
ある。
【図４】図５の組合せ論理への中間出力を与えるための
状態装置ビルディングブロックを使用したジョンソン型
カウンタの概略図である。
状態装置ビルディングブロックを使用したジョンソン型
カウンタの概略図である。
【図５】この発明の好ましい実施例の組合せ論理図であ
る。
る。
【図６】図４および図５の回路のための真理値表の図で
ある。
ある。
１ 送信機 ２ 受信機 ２０ マルチプレクサ ２１ フリップフロップ ２２ ＯＲゲート ２３ ＯＲゲート
Claims (9)
- 【請求項１】 ＤＣ平衡されエンコードされたデータニ
ブルをデコードするための回路、および実行ディスパリ
ティを確認するためかつ前記エンコードされたデータの
前記ニブルの誤りのあるディスパリティ符号化にフラグ
を立てるための回路を含む高速、直列２進データ受信機
であって、 実行ディスパリティを確認するためかつ不適切なディス
パリティニブルにフラグを立てるための前記回路は、複
数のステージを有する状態装置手段を含み、前記状態装
置手段は各前記ニブルにおける１および０の個数をカウ
ントするためのものであり、 前記状態装置手段に結合され、各ニブルの終わりで前記
状態装置の各ステージの出力状態をラッチするための複
数のラッチと、 組合せ論理手段とを含み、前記組合せ論理手段は前記状
態装置の前記ステージのラッチされた状態に応答する、
受信機。 - 【請求項２】 前記状態装置手段はジョンソン型カウン
タである、請求項１に記載の受信機。 - 【請求項３】 前記ジョンソン型カウンタは３ステージ
カウンタでありそこでは前記ステージの各々は出力レジ
スタに結合されるＭＵＸを含む、請求項２に記載の受信
機。 - 【請求項４】 各前記出力レジスタはリセット可能なフ
リップフロップである、請求項３に記載の受信機。 - 【請求項５】 各直列入力データニブルの最後のビット
の状態をラッチするためのフリップフロップを含み、前
記組合せ論理手段は評価される直列入力データニブルの
最後のビットがハイまたはローのいずれであるかを示す
前記フリップフロップの前記ラッチ状態にも応答する、
請求項４に記載の受信機。 - 【請求項６】 前記組合せ論理はニブル型識別子にもま
た応答し、前記ニブル型識別子は符号化されたニブルが
５Ｂ／６Ｂまたは３Ｂ／４Ｂパケットのどちらであるか
を示し、かつニブルが評価される前の実行ディスパリテ
ィに応答する、請求項５に記載の受信機。 - 【請求項７】 実行ディスパリティ測定を実行しかつ入
来するデータの各ニブルにおけるディスパリティエラー
にフラグを立てるリアルタイムの方法であって、 前記入来するデータストリーム遷移を各ニブルについて
多段ステートマシンにおいてカウントするステップと、 各ニブルの終わりで前記ステートマシンの各ステージの
出力状態をラッチするステップと、 評価されているニブルの最後のビットの値をラッチする
ステップと、 前記多段ステートマシンの前記ラッチされた状態、およ
び前記最後のビットに応答して、組合せ論理を実行し前
記実行ディスパリティを更新しかつ前記ディスパリティ
エラーが、もし存在するなら、フラグを立てるステップ
とを含む、方法。 - 【請求項８】 前記多段ステートマシンは３つのステー
ジを有するジョンソンカウンタであり、前記入来するデ
ータストリームにおける１は前記ジョンソンカウンタの
第１のステージか状態を変更する原因となる、請求項７
に記載の方法。 - 【請求項９】 前記多段カウンタの前記第２および第３
のステージは入来するデータストリームにおいて「１」
が発生するときのみ先のステージの状態をとる、請求項
８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US839602 | 1992-02-21 | ||
| US07/839,602 US5229769A (en) | 1992-02-21 | 1992-02-21 | Method and circuit for performing running disparity measurements |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05284037A true JPH05284037A (ja) | 1993-10-29 |
Family
ID=25280182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5028834A Withdrawn JPH05284037A (ja) | 1992-02-21 | 1993-02-18 | 高速、直列２進データ受信機 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5229769A (ja) |
| EP (1) | EP0556980B1 (ja) |
| JP (1) | JPH05284037A (ja) |
| KR (1) | KR930018871A (ja) |
| DE (1) | DE69306010T2 (ja) |
| ES (1) | ES2093921T3 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998023060A1 (fr) * | 1996-11-22 | 1998-05-28 | Sony Corporation | Procede et dispositif de transmission des donnees |
| KR100358353B1 (ko) * | 1999-12-27 | 2002-10-25 | 한국전자통신연구원 | 러닝 디스패리티 에러 검출 장치 및 방법 |
| FR2817683B1 (fr) * | 2000-12-05 | 2003-01-31 | Bull Sa | Procede de codage/decodage de donnees numeriques transmises sur une liaison serie, notamment du type dit "8b/10b", et dispositif de mise en oeuvre |
| JP2004147041A (ja) * | 2002-10-24 | 2004-05-20 | Mitsubishi Electric Corp | 検出回路及び復号回路 |
| KR100520302B1 (ko) * | 2002-11-23 | 2005-10-13 | 한국전자통신연구원 | ８ｂ／１０ｂ 선로부호그룹 적절성 검출장치 및 방법 |
| CN101247212B (zh) * | 2007-02-14 | 2012-06-20 | 中芯国际集成电路制造(上海)有限公司 | 数据检测电路 |
| KR100989458B1 (ko) * | 2008-05-13 | 2010-10-22 | 주식회사 하이닉스반도체 | 반도체 장치의 카운터 |
| JP5657242B2 (ja) * | 2009-12-09 | 2015-01-21 | 株式会社東芝 | 半導体装置及びメモリシステム |
| US20230146120A1 (en) * | 2021-11-05 | 2023-05-11 | Samsung Display Co., Ltd. | Dc balanced transition encoding |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486739A (en) * | 1982-06-30 | 1984-12-04 | International Business Machines Corporation | Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code |
| US4547890A (en) * | 1982-09-28 | 1985-10-15 | Abraham M. Gindi | Apparatus and method for forming d.c. free codes |
| NL8402444A (nl) * | 1984-01-20 | 1986-03-03 | Philips Nv | Werkwijze voor het overdragen van informatie, codeerinrichting voor toepassing in de werkwijze en decodeerinrichting voor toepassing in de werkwijze. |
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| GB8912471D0 (en) * | 1989-05-31 | 1989-07-19 | Int Computers Ltd | Data transmission code |
| US5144304A (en) * | 1989-07-17 | 1992-09-01 | Digital Equipment Corporation | Data and forward error control coding techniques for digital signals |
-
1992
- 1992-02-21 US US07/839,602 patent/US5229769A/en not_active Expired - Fee Related
-
1993
- 1993-02-04 ES ES93300818T patent/ES2093921T3/es not_active Expired - Lifetime
- 1993-02-04 EP EP93300818A patent/EP0556980B1/en not_active Expired - Lifetime
- 1993-02-04 DE DE69306010T patent/DE69306010T2/de not_active Expired - Fee Related
- 1993-02-18 JP JP5028834A patent/JPH05284037A/ja not_active Withdrawn
- 1993-02-19 KR KR1019930002337A patent/KR930018871A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| ES2093921T3 (es) | 1997-01-01 |
| EP0556980B1 (en) | 1996-11-20 |
| DE69306010T2 (de) | 1997-05-07 |
| EP0556980A1 (en) | 1993-08-25 |
| US5229769A (en) | 1993-07-20 |
| DE69306010D1 (de) | 1997-01-02 |
| KR930018871A (ko) | 1993-09-22 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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