KR100287268B1

KR100287268B1 - 패턴매칭장치

Info

Publication number: KR100287268B1
Application number: KR1019970048862A
Authority: KR
Inventors: 히라마쓰가쓰히코
Original assignee: 모리시타 요이찌; 마쯔시다덴기산교 가부시키가이샤
Priority date: 1996-09-25
Filing date: 1997-09-25
Publication date: 2001-04-16
Also published as: EP0833478A2; CA2216272A1; MX9707283A; US6195402B1; EP0833478A3; DE69737849D1; DE69737849T2; EP0833478B1; CN1174591C; JPH10107785A; AU3758597A; JP3335530B2; CN1179662A; KR19980024978A; CA2216272C; AU692415B2

Abstract

M비트/1심벌 등의 다중값 변조시스템에서, 패턴매칭장치는 수신심벌 및 1심벌내의 수신기에 의해 소유되는 공지된 패턴간의 일치 비트수를 매칭하는 일치 비트수 매칭회로와 ; 매칭결과를 지연시키는 지연회로와 ; 가산기를 구비한다. 그래서, 수신된 1심벌(M비트) 및 공지된 패턴의 1심벌(M비트)간의 일치 비트수가 매칭된다. 상기 매칭된 비트수가 서로에 가산되어, UW패턴 길이가 N비트일 때, 가산기의 총수가 N/M으로 감소될 수 있다.

Description

패턴매칭장치{PATTERN MATCHING EQUIPMENT}

본 발명은 다중값 변조방법(multi-value modulation method)을 사용한 통신장치의 패턴매칭장치에 관한 것이다. 특히, 본 발명은 패턴 길이가 확장되어도 D-FF(D형 플립플롭)의 전체 개수뿐만 아니라 가산기의 전체 개수를 증가시키지 않는 패턴매칭장치에 관한 것이다.

도면을 참조하여, 종래의 패턴매칭장치를 설명한다. 도 9는 종래의 한 패턴매칭장치의 구성을 나타내는 개략적인 블록 다이어그램이다. 도 10은 종래의 패턴매칭장치의 동작을 설명하기 위해 사용된 프레임 포맷(frame format)을 나타낸다.

도 10에서와 같이, 종래의 패턴매칭장치에서는, 공지된 심벌 패턴(통상적으로, "동기워드(synchronization word)" 또는 "유니크 워드(unique word)"로 불리고, 이하에서는 "UW패턴(unique word pattern)"이라 칭함)이 수신신호로부터 검출되고, 상기 공지된 심벌 패턴은

* 프레임/슬롯의 동기화

* 수신 신호의 헤드 심벌(head symbol)을 검출

* 수신신호의 신뢰성(reliability)을 판정 등에 사용된다.

다음으로, 도 9에 도시된 종래의 패턴매칭장치의 동작을 도 11을 참고로 설명한다. 도 11에서, 심벌x(kT)는 수신신호를 표시한다.

시각 OT에서

입력신호 x(OT)에 계수(a0, a1, a2, a3, 및 a4)가 곱해진다. D-FF(623)의 초기값이 0이기 때문에, 출력 y(OT)는 y(OT)=a4 ×x(OT)로 주어진다. 이 시간에는, 입력 데이터량이 패턴의 양과 같지 않기 때문에, UW패턴 검출 판정이 샐행되지 않는다.

시각 1T에서

1단 전에 위치된 D-FF의 초기값이 0이 때문에, 입력신호 x(OT)와 계수(a0, a1, a2, a3, 및 a4)와의 승산 결과는 각기 D-FF에 저장된다. 다른 입력신호 x(1T)는 계수(a0, a1, a2, a3, 및 a4)에 의해 곱해진다. D-FF(623)의 값이 a3 ×x(OT)와 같기 때문에, 출력 y(1T)는 y(1T) = a3 ×x(OT) + a4 ×x(1T)로 주어진다. 이 시간에, 입력 데이터량이 패턴의 양과 같지 않기 때문에, UW패턴 검출 판정이 샐행되지 않는다.

시각 2T에서

입력신호 x(1T) 및 계수(a0)와의 승산결과는 D-FF(605)에 저장된다. 입력신호 x(1T) 및 계수(a1)와의 승산 결과에 D-FF(605)의 1-T 이전의 값을 가산함으로써 얻어진 가산 결과는 D-FF(611)에 저장된다. 입력신호 x(1T) 및 계수(a2)와의 승산결과에 D-FF(611)의 1-T 이전의 값을 가산함으로써 얻어진 다른 가산 결과는 D-FF(617)에 저장된다. 입력신호 x(1T) 및 계수(a3)와의 승산 결과에 D-FF(617)의 1-T 이전의 값을 가산함으로써 얻어진 다른 가산 결과는 D-FF(623)에 저장된다. 다른 입력신호 x(2T)가 계수(a0, a1, a2, a3, 및 a4)로 곱해진다. D-FF(623)의 값이

a2 ×x(OT) + a3 ×x(1T)이고,

출력 y(2T)는

y(2T) = a2 × x(0T) + a3 ×x(1T) + a4 ×x(2T)로 주어진다.

이 시간에, 입력 데이터량이 패턴의 양과 같지 않기 때문에, UW패턴 검출 판정이 실행되지 않는다.

시각 3T에서

입력신호 x(2T)와 계수(a0)와의 승산 결과는 D-FF(605)에 저장된다. 입력신호 x(2T) 및 계수(a1)와의 승산 결과에 D-FF(605)의 1-T 이전의 값을 가산함으로써 얻어진 가산 결과는 D-FF(611)에 저장된다. 입력신호 x(2T)와 계수(a2)와의 승산결과에 D-FF(611)의 1-T 이전의 값을 가산함으로써 얻어진 다른 가산 결과는 D-FF(617)에 저장된다. 입력신호 x(2T)와 계수(a3)와의 승산 결과에 D-FF(617)의 1-T전의 값을 가산함으로써 얻어진 다른 가산 결과는 D-FF(623)에 저장된다. 다른 입력신호 x(3T)가 계수(a0, a1, a2, a3, 및 a4)로 곱해진다. D-FF(623)의 값이

a1 ×x(OT) + a2 ×x(1T) + a3 ×x(2T)이고,

출력 y(3T)는

y(3T) =a1 × x(OT) + a2 ×x(1T) + a3 ×x(2T) + a4 ×x(3T)로 주어진다.

이 시간에, 입력 데이터량이 패턴의 양과 같지 않기 때문에, UW 패턴 검출 판정이 샐행되지 않는다.

시각 4T에서

입력신호 x(3T)와 계수(a0)와의 승산 결과는 D-FF(605)로 저장된다. 입력신호 x(3T)와 계수(a1)와의 승산 결과에 D-FF(605)의 1-T 이전의 값을 가산함으로써 얻어진 가산 결과는 D-FF(611)에 저장된다. 입력신호 x(3T)와 계수(a2)와의 승산결과에 D-FF(611)의 1-T 이전의 값을 가산함으로써 얻어진 다른 가산 결과는 D-FF(617)에 저장된다. 입력신호 x(3T)와 계수(a3)간의 승산 결과에 D-FF(617)의 1-T 이전의 값을 가산함으로써 얻어진 다른 가산 결과는 D-FF(623)에 저장된다. 다른 입력신호 x(4T)가 계수(a0, a1, a2, a3, 및 a4)로 곱해진다. D-FF(623)의 값이

a0 ×x(OT) + a1 ×x(1T) + a2 ×x(2T) + a3 ×x(3T)이고,

출력 y(4T)는

y(4T) =a0 × x(OT) + a1 ×x(1T) + a2 ×x(2T) + a3 ×x(3T) + a4 ×x(4T)로 주어진다.

이 시간에, 입력 데이터량이 패턴의 양과 같기 때문에, UW패턴 검출 판정이 시작된다.

UW패턴 상기 값 y(kT)를 문턱값(threshold value)과 비교함으로써 값 y(kT)를 근거로 하는 상술한 계산의 반복에 의해 검출/판정될 수 있다. 상기 값 y(kT)는 다음의 공식(1)으로 계산된다.

y(kT) =a0 × x((k-4)T) + a1 ×x((k-3)T) + a2 ×x((k-2)T) + a3 ×x((k-1)T) + a4 ×x(kT) ........................................................(1)

입력신호 x(kT)가 디코딩 동작 후의 디지털 대응할 때, 도 12에 나타낸 바와 같이, UW패턴의 검출/판정은 계수(a0, a1, a2, a3, 및 a4)에 의한 승산에 의해 실현되는 것이 아니라 배타 OR 게이팅 연산(exclusive OR gating operation)에 의해 실현될 수 있다.

상기한 바와 같이, 종래의 패턴매칭장치는 승산기, 가산기, 및 D-FF에 의해 구성되기 때문에, 패턴 길이가 확장될 때 상기 가산기의 총수 및 가산기의 비트수가 증가된다. 이것은 회로 크기의 증가를 초래한다. 또한, "복수비트/1심벌"(plural bits / 1 symbol)과 같은 다중값 변조시스템에서, 가산기의 총량이 증가된다. 증가된 상태는 도 13에 나타나 있다. 즉, 도 13은 2비트/1심벌의 2-값 변조시스템을 예시하고 있다.

본 발명은 상기한 문제를 해결하기 위한 것으로, 패턴 길이를 확장했을 때에도 가산기 및 D-FF의 총수를 감소시킬 수 있는 패턴매칭장치를 제공하는 것을 목적으로 한다.

본 발명(청구항 1에 기재된 발명)의 패턴매칭장치는 M비트/1심벌 등의 다중값 변조의 특징을 사용함으로써 실현된다. 즉, 수신된 1심벌(M비트)과 공지된 패턴의 1심벌(M비트)과의 일치 비트수가 검출되고, 상기 검출된 비트수가 서로 더해져서 UW패턴의 길이가 N비트일 때, 가산기의 총수는 N/M으로 감소될 수 있다.

본 발명의 청구항 1에 따른 패턴매칭장치는, "복수비트/1심벌"의 다중값 변조시스템이 공지된 전송 패턴을 검출하는 수신기에 사용되는 경우에, 수신심벌과 1심벌 내의 수신기에 의해 소유되는 공지된 패턴과의 일치 비트수를 검출하는 일치 비트수 검출회로와, 검출 결과를 지연시키는 지연회로와, 가산기로 이루어지는 것을 특징으로 한다. 본 발명(제1 실시예 모드)의 상기 UW 패턴매칭장치는 "복수비트/1심벌" 다중값 변조시스템에 대해 1심벌마다 일치 비트 검출을 실행하는 효과를 가져서, 가산기의 총수와 D-FFs의 총수가 감소될 수 있다.

또한, 본 발명의 청구항 1에 따른 패턴매칭장치는, 공지된 패턴의 비트 수가 "L"이고 검출 문턱값이 N_th인 경우에, 패턴매칭의 출력값이 N_th이상일 때, 통상 패턴이 검출되는 것으로 판정되는 반면에, 패턴장치의 출력값이 (L-N_th) 이하일 때, 반전된 패턴(inverted pattern)이 검출되는 것으로 판정된다. 본 발명(제2 실시예 모드)의 상기 UW패턴 매칭장치는, 통상 UW패턴(반전된 UW패턴에 반대되는 "통상"으로 표시)결합 및 반전 UW패턴 매칭 모두가 비교기 회로의 논리 및 문턱값을 변화시킴으로써 간단히 실현될 수 있는 장점을 갖는다.

또한, 본 발명의 청구항 1 또는 2에 인용된 패턴매칭장치는, "복수비트/1심벌"의 다중값 변조시스템이 사용되고 1심벌에 포함된 모든 비트가 서로 동일하도록 설정되는 경우에, 일치 비트수 검출회로의 구성이 모든 비트를 서로 동일하게 설정하는 경우로 제한되어 회로 크기가 감소되는 것을 특징으로 한다. 본 발명(제3실시예 모드)의 상기 UW패턴매칭장치는, 일치 비트수 검출회로가 같은 비트를 갖는 비트 모두를 UW패턴의 1심벌에 할당되는 경우에 대해서 변화되기 때문에, 회로 크기를 감소시킬 수 있는 효과를 갖는다.

또한, 본 발명의 청구항 1 또는 2에 인용된 패턴매칭장치는, 제1 가산기의 캐리 출력과 제1 가산기의 다음 단에서 제2 가산기의 캐리 입력 사이에 D-FF이 부가되고, 제2 가산기로의 입력의 시각을 조절하기 위해 다른 D-FF을 부가함으로써, 파이프라인 처리 동작이 실현되는 것을 특징으로 한다. 본 발명(제4실시예 모드)의 상기 UW패턴매칭장치는, 가산기에 의한 파이프라인 처리 동작의 몇 개의 D-FFs를 부가적으로 사용함으로써 실현될 수 있고, 실시간 처리 동작이 고속 심벌(비트)율에서도 실현될 수 있는 효과를 갖는다.

첨부한 도면을 참조한 상세한 설명으로부터 본 발명을 더욱 잘 이해할 수 있을 것이다.

제1도는 본 발명의 제1 실시예에 따른 패턴매칭장치의 구성을 나타내는 개략적인 블록 다이어그램.

제2도는 본 발명의 제1 실시예에 따른 일치 비트수 검출회로의 진리표.

제3도는 본 발명의 제1 실시예에 따른 일치 비트수 검출회로의 구성을 나타내는 개략적인 블록 다이어그램.

제4도는 본 발명의 제2 실시예에 따른 패턴매칭장치의 구성을 나타내는 개략적인 블록 다이어그램.

제5도는 본 발명의 제3 실시예에 따른 일치 비트수 검출회로의 진리표.

제6도는 본 발명의 제3 실시예에 따른 일치 비트수 매칭회로의 구성을 나타내는 개략적인 블록 다이어그램.

제7도는 제1도에 도시된 가산기의 상세한 구조를 나타내는 개략적인 블로 다이어그램.

제8도는 본 발명의 제4 실시예에 따는 패턴매칭장치의 구성, 즉 파이프라인처리를 실현하는 가산기의 구성을 나타내는 개략적인 블록 다이어그램.

제9도는 제1 선행 패턴매칭장치의 구성을 나타내는 개략적인 블록 다이어그램.

제10도는 당 분야에서 종래에 사용된 프레임 포맷의 예시도.

제11도는 제1 선행 패턴매칭장치의 동작을 설명하는 설명도.

제12도는 제2 선행 패턴매칭장치의 구성을 나타내는 개략적인 블록 다이어그램.

제13도는 제3 선행 패턴매칭장치의 구성을 나타내는 개략적인 블록 다이어그램.

본 발명의 각 실시예를 설명한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예 모드에 따른 패턴매칭장치의 구성을 나타내는 개략적인 블록 다이어그램이다. 도 10에 도시된 종래의 프레임 포맷이 직접 사용된다고 가정한다. 또한, 상기 제1 실시예 모드에서, 예를 들어, 2비트/1심벌의 2값 변조시스템에 사용되며, 이러한 2값 변조의 동작이 설명될 것이다. n값 변조시스템이 사용되어도 본 발명의 패턴매칭장치는, 입력신호의 개수가 "n"으로 되고 일치 비트수 검출회로가 n비트의 입력신호와 n비트의 공지된 심벌 사이의 일치 비트수를 검출하는 상태로 변화시키는 것만으로 실현될 수 있다.

도 1에서, 수신신호 I 및 수신신호 Q가 각각 도면 번호(1, 2)로 표시된다. 일치 비트수 검출회로(3, 7, 13, 19 및 25)는 2비트의 입력신호와 2비트의 공지된 심벌과의 일치 비트수를 검출한다. D-FF(D형 플립플롭)(5)은 일치 비트수 검출회로(3)로부터의 출력을 받는다. D-FF(11, 17, 및 23)은 각각의 D-FF에 관련된 일치 비트수 검출회로 각각으로부터 인출된 각 출력과 그 전단의 D-FF으로부터 인출된 각출력 사이에서 계산된 가산 결과를 저장한다. 가산회로(9, 15, 21, 및 27)는 각각의 가산회로에 관련된 일치 비트수 검출회로로부터 인출된 각 출력을 관련 D-FF으로부터 인출된 각 출력에 가산한다.

다음으로, 일치 비트수 검출회로(3 7, 13, 19 및 25)의 진리표는 도 2에서 예시된다.

도 2의 진리표에서, 다음의 조건이 설정된다.

x_i가 a_i와 일치하고 x_q가 a_q와 일치할 때, 결과는 2(표에서는 "10")이다.

x_i가 a_i와 일치하고 x_q가 a_q와 일치하지 않을 때, 결과는 1(표에서는 "01")이다.

x_i가 a_i와 일치하지 않고 x_q가 a_q와 일치할 때, 결과는 1(표에서는 "01")이다.

x_i가 a_i와 일치하지 않고 x_q가 a_q와 일치하지 않을 때, 결과는 0(표에서는 "00")이다.

따라서, 일치 비트수 회로의 일례를 도 3에 나타내었다.

UW패턴(유니크 워드 패턴)의 길이가 5(M=5)로 선택될 때의 동작을 설명한다. "*"은 패턴 "x(kT)" 및 패턴 "ak"간의 일치 비트수를 검출하는 계산을 표시하고, 또한 "x(kT)*ak"은 x_i및 a_i의 일치수와 x_q및 a_q의 일치수를 합하는 계산을 표시한다. 여기서, "x(kT)"는 시각 kT에서 입력 심벌을 나타내며, k는 정수이고 T는 1심벌시간이다.

시각 OT에서

일치 비트수 검출회로(3)는 입력신호 x(OT)에 대해서 계수 a_jo와 a_qo와의 일치 비트수를 검출한다. 마찬가지로, 일치 비트수 검출회로(7, 13, 19, 및 25)는 입력신호 x(OT)에 대해서 각 계수의 일치 비트수를 검출한다. D-FF23의 초기값이 0이기 때문에, 출력(28)은 다음과 같이 설정된다.

y(OT) = a4*x(OT)

상기 시점에서, 입력 데이터량이 패턴의 양과 같지 않기 때문에, UW검출 판정은 실행되지 않는다.

시각 1T에서

1단 전의 D-FF의 초기값이 0이기 때문에, 입력신호 x(OT)와 계수 a0, a1, a2, a3, 및 a4와의 일치 비트수의 검출 결과는 D-FF에 각각 저장된다. 일치 비트수 검출은 각 계수(a0, a1, a2, a3, 및 a4)와 입력신호 x(1T) 사이에 이루어진다. D-FF(23)의 값이 a3*x(OT)이기 때문에, 출력 y(OT)는 다음과 같이 설정된다.

y(1T) = a3*x(OT)+a4x(1T)

상기 시점에서, 입력 데이터량은 패턴의 양과 같지 않기 때문에, UW패턴 검출 판정은 실행되지 않는다.

시각 2T에서

입력신호 x(1T)와 계수(a0)과의 일치 비트수 검출 결과는 D-FF5에 저장된다. D-FF5의 1T 이전의 값을 입력신호 x(1T)와 계수 a1 사이에서 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 가산 결과는 D-FF11에 저장된다. D-FF11의 1T 이전의 값을 입력신호 x(1T)와 계수 a2 사이에서 얻어진 일치 비트수 검출 결과에 가산하여 얻은 다른 가산 결과는 D-FF17에 저장된다. D-FF17의 1T 이전의 값을 입력신호 x(1T)와 계수 a3 사이에서 얻어진 일치 비트수 검출 결과에 가산함으로써 얻은 다른 가산 결과는 D-FF23에 저장된다. 일치 비트수 검출이 입력신호 x(2T)와 계수 a0, a1, a2, a3, 및 a4 사이에서 실행된다. D-FF(23)의 값이

a2*x(OT)+a3*x(1T) 이고,

출력 y(2T)는

y(2T) = a2*x(OT)+a3*x(1T)+a4*×(2T)로 된다.

상기 시점에서, 입력 데이터량이 패턴의 양과 같지 않기 때문에, UW 패턴 검출 판정은 실행되지 않는다.

시각 3T에서

입력신호 x(2T)와 계수 a0 사이에 이루어진 일치 비트수의 검출 결과는 D-FF5에 저장된다. D-FF5의 1T 이전의 값을 입력신호 x(2T)와 계수 a1과의 일치 비트수 검출 결과에 가산함으로써 얻어진 가산결과는 D-FF11에 저장된다. D-FF11의 1T 이전의 값을 입력신호 x(2T)와 계수 a2와의 일치 비트수 검출 결과에 가산함으로써 얻어진 다른 가산 결과는 D-FF17에 저장된다. D-FF17의 1T 이전의 값을 입력신호 x(2T)와 계수 a3과의 일치 비트수 검출 결과에 가산함으로써 얻은 다른 가산 결과는 D-FF23에 저장된다. 일치 비트수 검출이 입력신호 x(3T)와 계수 a0, a1, a2, a3, 및 a4 사이에서 실행된다. D-FF(23)의 값이

a1*x(OT)+a2*x(1T)+a3*x(2T)이고,

출력 y(3T)는

y(3T) = a1*x(OT)+a2*x(1T)+a3*x(2T)+a4*x(3T)로 된다.

시각 4T에서

입력신호 x(3T)와 계수 a0과의 일치 비트수의 검출 결과는 D-FF5에 저장된다. D-FF5의 1T 이전의 값을 입력신호 x(3T)와 계수 a1과의 일치 비트수 검출 결과에 가산함으로써 얻어진 가산 결과는 D-FF11에 저장된다. D-FF11의 1T 이전의 값을 입력신호 x(3T)와 계수 a2와의 일치 비트수 검출 결과에 가산함으로써 얻어진 다른 가산 결과는 D-FF17에 저장된다. D-FF17의 1T 이전의 값을 입력신호 x(3T)와 계수 a3과의 일치 비트수 검출 결과에 가산함으로써 얻어진 다른 가산 결과는 D-FF23에 저장된다. 일치 비트수 검출이 입력신호 x(4T)와 계수 a1, a2, a3, 및 a4 사이에서 실행된다. D-FF(23)의 값이

a0*x(OT)+ a1*x(1T)+a2*x(2T)+a3*x(3T)이고,

출력 y(4T)는

y(4T) =a0*x(OT)+a1*x(1T)+a2*x(2T)+a3*x(3T)+a4*x(4T)로 된다.

상기 시점에서, 입력 데이터량이 패턴의 양과 같기 때문에, UW패턴 검출 판정이 개시된다. 상기 UW패턴 검출 판정에서, 그 검출된 일치 비트수가 문턱값 이상일 때, 일치 비트수의 상기 문턱값에 비교해서, 패턴이 검출될 수 있는 것으로 판정된다.

도 9의 종래의 경우와 도 1의 본 발명을 비교한 일례를 표 1로 나타내었다. 여기서 UW패턴의 심벌수는 N이다.

상기한 표 1로부터 알 수 있듯이, 패턴의 일치에 대한 검출을 비트마다 실시하기 때문에, 종래의 패턴 일치 검출의 속도는 비트클럭에 일치한다. 이 비트클럭은 변조방식(k비트/심벌)을 이용해서 표시하면, "비트클럭 속도 = "K x 심벌클럭 속도"가 된다.

본 발명에서는 심벌마다 일치 검출을 하기 때문에, 클럭의 속도는 항상 심벌클럭과 동일하다.

[제2 실시예]

상술한 제1 실시예 모드에서, D-FF뿐만 아니라 가산기의 총수를 감소시킬 수 있는 UW패턴 검출장치를 설명한다.

통신시스템에서, 시각통지 프레임이 다수의 프레임에 한번에 제공되는 경우가 있다. 보통, 이러한 프레임 구조를 "수퍼 프레임(super frame)"이라고 한다. 수퍼 프레임의 끝을 통지하기 위해 사용된 프레임은 "수퍼-프레임 통지수단"이라고 한다. 또한, 패턴(UW패턴)이 반전되어 통지되는 경우도 있다.

다음으로, 제2 실시예 모드에 따라, 수퍼 프레임을 통지하기 위해 사용되는 이러한 반전 UW패턴도 검출할 수 있는 구성에 대해서 설명한다. 도 4는 제2 실시예에 따른 패턴매칭장치를 설명하는 개략적인 블록 다이어그램이다.

도 4에서, UW패턴 일치 비트수 검출회로(203, 207, 213, 219, 및 225)는 도 1과 동일하다. 통상 UW패턴(반전되지 않은 상태를 "통상"이라고 부르기로 한다) 및 반전 UW패턴을 매칭시키는 방법을 설명한다.

UW패턴 일치 비트 검출회로의 출력(228)은 비교기(229)와 다른 비교기(231)로 입력된다. 비교기(229)는 통상 패턴을 매칭하기 위해 사용되는 반면에 비교기(225)는 반전 UW패턴을 매칭하기 위해 사용된다. 비교기(229)에서, 문턱값 "N_th"로 비교가 실행된다.

y(kT)≥N_th인 경우에, 통상 UW패턴이 매칭되는 것으로 판정한다. 일치 비트수가 UW패턴 일치 비트수 검출회로에 의해 검출되기 때문에, UW패턴의 일치 비트수가 UW패턴의 총 비트수(본 예에서는 "2L")로부터 감산되어 반전 UW패턴의 일치 비트수가 계산될 수 있다. 상기 제2 실시예 모드에서, 감산회로가 사용되면, 회로 규모는 증가된다. 그러므로, 반전 UW패턴을 매칭하기 위해 사용된 문턱값(본 예에서는 "2L-N_th")은 비교기(231)로 들어가서 문턱값 판정을 실행한다 즉, y(kT)≤2L-N_th인 경우에, 반전 UW패턴이 매칭되는 것으로 판정한다. "통상UW매칭"과 "반전UW매칭"의 경우가 이러한 제2 실시예 모드에서는 "에러 매칭"으로 취급되기 때문에, 최종 판정은 다음의 논리를 바탕으로 실행된다.

"y(kT)≥N_th" 또한 "y(kT)〉2L-N_th"="통상UW매칭",

"y(kT)〈N_th" 또한 "y(kT)≤2L-N_th"="반전UW매칭",

"통상 UW매칭" 또는 "반전 UW매칭"="UW매칭",

"y(kT)〈N_th" 또한 "y(kT)〉2L-N_th"="UW비매칭".

이전에 설명했듯이, 통상의 UW패턴매칭 및 반전 UW패턴매칭 모두는 제2 실시예의 패턴매칭장치에서 실현될 수 있다.

일례로서, 4비트로서 UW패턴이 "1111" 일 경우, 입력에 대한 패턴 매칭의 결과를 다음의 표 2에 나타내었다. 여기서, 2L=4, Nth=3.5, 2L-Nth=0.5 이다.

[제3 실시예]

상술한 제1 실시예에서, UW패턴매칭 회로는 "복수비트/1심벌"이 UW패턴에서 사용되는 경우를 설명하였다. 그러나, 1심벌 내의 비트 모두가 "복수비트/1심벌" 변조시스템에서의 UW패턴과 같은 값으로 설정되는 경우가 있다. 이것은 예를 들어 QPSK변조시스템에서 이루어지고, 즉 "00" 및 "11"만이 2비트/1심벌 변조시스템에서 전송된다. 바람직한 에러율을 얻을 수 있는 S/N비가 BPSK변조시스템에서와 같이 이루어지고, 대략 3dB가 개선된다. 결과적으로, UW패턴 일치 비트수 검출회로의 회로 크기는 이 경우에 감소될 수 있다.

a_i=a_q일 때의 진리표가 도 5에 도시되었다. 또한, 도 6은 상기 진리표를 실현할 수 있는 일치 비트수 검출회로의 일례를 나타낸다.

[제4 실시예]

제1 실시예의 UW패턴 매칭회로에 가산기가 사용된다. 그러나, 전송 속도가 증가되는 동안 가산기에 의한 캐리(carry)지연으로 인해 실시간 처리 동작은 어렵게 된다. 결과적으로, 제4 실시예에서는, 파이프라인 처리 동작으로 실행함으로써 고속으로 동작할 수 있는 UW패턴 매칭회로를 설명한다.

도 7은 도 1에 상세하게 설명되지 않은 가산기의 구성을 나타낸다. 심벌 "b0" 내지 "b4"는 도 1의 일치 비트수 검출회로로부터의 출력에 대응한다. 또한, 출력(455, 454, 451, 448, 및 445)은 2진수로 표시된 도 1의 출력(28)에 대응한다. 상기 출력은 455(MSB)로부터 454, 451, 및 448을 통해 445(LSB)로의 순서로 인출된다. 상술한 바와 같이, 예를 들어, 도 1의 가산기(15)는 전가산기(full adder)(413) 및 다른 전가산기(418)에 의해 실현된다. 상기 가산기의 비트수가 증가될 때, 가산기가 캐리의 전달지연으로 인해 고속으로 동작에서 설시간 처리를 실행하는 것이 어렵다.

상기 어려움을 피하기 위해, D-FF는 전가산기("FA"로 약기)의 출력에 삽입되고 또한 시간조절을 위한 다른 D-FF은 D-FF(410)의 출력에 삽입된다. 이러한 상황에서, D-FF의 클록 시간 내에서 계산이 완료되면 FA413 및 FA418 모두에 의한 실시간 처리 동작이 이루어질 수 있다. 상기 방법에서, 파이프라인 처리 동작이 실현될 수 있다.

도 8에서, 파이프라인 처리 동작을 실행하기 위해 변형된 후의 가산기의 구성이 도시된다. 모든 D-FF은 전가산기(FA)의 출력인 S, Co(carry out), 및 다음 단의 FA의 입력 사이에 있고, 파이프라인 처리 동작이 실현된다. 상기 파이프라인 처리 동작을 실현하기 위해, D-FF이 캐리, 즉 상위 디지트 비트(digit bit)로 더해지고, 상위 디지트 비트 및 하위 디지트 비트 사이에 시간차가 발생된다. 상기 시간차를 조절하기 위해, 시간 조절을 위한 D-FF(555, 557, 및 578)는 하위 디지트 비트 쪽에서 더해진다.

이전에 설명했듯이, 몇 개의 D-FF이 더해져서 파이프라인 처리 동작이 실현되고, 실시간 처리 동작이 고속 심벌(비트) 속도에서도 실행된다.

도 8의 전가산기에 대한 입력 A, B, Ci(carry in)이지만, 입력수가 2로 되도록 선택되기 때문에, Ci(carry in)이 삭제할 수 있다.

상술한 실시예 모드로부터 명백하듯이, 본 발명(제1 실시예 모드)의 UW패턴 매칭장치는 "복수비트/1심벌" 다중값 변조시스템에 대해서 1심벌마다 일치 비트 매칭을 실행함으로써 가산기의 총수 및 D-FF의 총수가 감소될 수 있다.

또한, 본 발명(제2 실시예 모드)의 UW패턴매칭장치는 비교 회로의 논리 및 문턱값 모두를 변화시키는 것에 의해 통상 UW패턴(반전 UW패턴에 대비해서 "통상"으로 표시) 매칭 및 반전 UW패턴매칭 모두를 간단히 실현할 수 있는 장점을 갖는다.

또한, 본 발명(제3 실시예 모드)의 UW패턴매칭장치는 일치 비트수 검출회로가 UW패턴의 1심벌로 할당되기 때문에 회로 크기가 감소될 수 있는 효과를 갖는다.

또한, 본 발명(제4 실시예 모드 )의 UW패턴 매칭장치는 가산기에 의한 파이프라인 처리 동작이 몇 개의 D-FF을 부가해서 사용함으로써 실현될 수 있고, 실시간 처리 동작이 고속 심벌(비트) 속도에서도 실현될 수 있는 효과를 갖는다.

Claims

공지의 전송패턴을 검출하고 "복수비트/1심벌"의 다중값 변조시스템을 사용하는 수신기에 사용되며, 공지된 패턴의 비트수가 "L"이고 검출 문턱값이 "Nth"인 패턴매칭 장치에 있어서, 1 심벌 내에서 상기 수신기가 가진 공지의 패턴과 수신 심벌 사이의 일치 비트수를 검출하는 일치 비트수 검출회로(3, 7, 13, 19, 25)와, 검출 결과를 지연시키는 지연회로(5, 11, 17, 23)와, 가산 회로(9, 15, 21, 27)를 포함하며, 패턴 매칭의 출력값이 "Nth" 이상일 경우에는 통상의 패턴이 검출된 것으로 판정하고, 패턴 매칭의 출력값이 "2L-Nth" 이하일 경우에는 반전 패턴이 검출된 것으로 판정하는 것을 특징으로 하는 패턴매칭 장치.
제1항에 있어서, "복수비트/1심벌"의 다중값 변조시스템이 사용되고 1심벌에 포함된 모든 비트가 서로 동일하게 되도록 설정되는 경우에, 상기 일치 비트수 검출회로의 구성은 모든 비트가 서로 동일하게 설정되도록하는 경우로 제한되어서, 회로 크기를 감소시키는 것을 특징으로 하는 패턴매칭 장치.
제1항에 있어서, 상기 가산회로는 제1 가산기와, 상기 제1 가산기의 다음 단에 위치하는 제2 가산기를 포함하며, 상기 제1 가산기의 캐리 출력과 상기 제2 가산기의 캐리 입력 사이에 D-플립플롭이 부가되고, 상기 제2 가산기로의 입력 시각을 조정하기 위해 또 다른 D-플립플롭이 부가되어, 파이프라인 처리를 실현하는 것을 특징으로 하는 패턴매칭 장치.