KR19980024978A - 패턴결합장치 - Google Patents

패턴결합장치 Download PDF

Info

Publication number
KR19980024978A
KR19980024978A KR1019970048862A KR19970048862A KR19980024978A KR 19980024978 A KR19980024978 A KR 19980024978A KR 1019970048862 A KR1019970048862 A KR 1019970048862A KR 19970048862 A KR19970048862 A KR 19970048862A KR 19980024978 A KR19980024978 A KR 19980024978A
Authority
KR
South Korea
Prior art keywords
pattern
symbol
bits
coincidence
adder
Prior art date
Application number
KR1019970048862A
Other languages
English (en)
Other versions
KR100287268B1 (ko
Inventor
가쓰히코 히라마쓰
Original Assignee
모리시타 요이찌
마쓰시타 덴키 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시타 요이찌, 마쓰시타 덴키 산교 가부시키가이샤 filed Critical 모리시타 요이찌
Publication of KR19980024978A publication Critical patent/KR19980024978A/ko
Application granted granted Critical
Publication of KR100287268B1 publication Critical patent/KR100287268B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/74—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for increasing reliability, e.g. using redundant or spare channels or apparatus

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

M비트/1심벌 등의 멀티값 변조시스템에서, 패턴결합장치는 수신심벌 및 1심벌내의 수신기에 의해 소유되는 공지된 패턴간의 일치 비트수를 검출하는 일치 비트수 검출회로와; 검출결과를 지연시키는 지연회로와; 가산기를 구비한다. 그래서, 수신된 1심벌(M비트) 및 공지된 패턴의 1심벌(M비트)간의 일치 비트수가 검출된다. 상기 검출된 비트수가 서로에 가산되어, UW패턴 길이가 N비트일 때, 가산기의 총수가 N/M으로 감소될 수 있다.

Description

패턴결합장치
본 발명은 멀티값 변조방법을 사용한 통신장치의 패턴결합장치에 관한 것이다. 특히, 본 발명은 패턴 길이를 확장되어도 D-FFs(D형 플립플롭) 뿐만 아니라 가산기의 총수를 증가시키지 않는 패턴결합장치에 관한 것이다.
도면에서, 종래의 패턴결합장치가 설명된다. 도 9는 하나의 패턴결합장치의 구성을 나타내는 개략적인 블록 다이어그램이다. 도 10은 종래의 패턴결합장치의 동작을 설명하기 위해 사용된 프레임 포맷을 예시한다.
도 10에 나타내듯이, 종래의 패턴결합장치에서, 공지된 심벌 패턴(통상적으로, 동기워드 또는 유니크(unique)워드로 불리우고, 이하에서는 UW패턴(유니크 워드 패턴)으로 언급됨)은 수신신호로부터 검출되고, 상기 공지된 심벌 패턴이 다음과 같이 사용된다.
★ 프레임/슬롯을 동기시키기 위해,
★ 수신신호의 헤드 심벌을 검출하기 위해,
★ 수신신호의 신뢰성을 판정하기 위해
다음에, 도 9에 도시된 종래의 패턴결합장치의 동작이 도 11을 참고로 설명된다. 도 11에서, 심벌 x(kT)는 수신신호를 표시한다.
· 시각 0T에서
입력신호 x(0T)는 계수(a0, a1, a2, a3, 및 a4)에 의해 승산된다. D-FF(623)의 초기값이 0이기 때문에, 출력 y(0T)는 y(0T)=a4×x(0T)에 의해 설정된다. 그 시간에, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 행해지지 않는다.
· 시각 1T에서
1단전에 위치된 D-FF의 초기값이 0이기 때문에, 입력신호 x(0T) 및 계수(a0, a1, a2, a3, 및 a4)간의 승산 결과는 각기 D-FF로 저장된다. 다른 입력신호 x(1T)는 계수(a0, a1, a,2, a3, 및 a4)에 의해 승산된다. D-FF(623)의 값이 a3×x(0T)와 같기 때문에, 출력 y(1T)는 y(1T)=a3×x(0T)+a4×x(1T)에 의해 설정된다. 그 시간에, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 행해지지 않는다.
· 시각 2T에서
입력신호 x(1T) 및 계수(a0)간의 승산결과는 D-FF(605)로 저장된다. 입력신호 x(1T) 및 계수(a1)간의 승산 결과에 D-FF(605)의 1T전의 값을 가산함으로써 얻어진 가산 결과는 D-FF(611)로 저장된다. 입력신호 x(1T) 및 계수(a2)간의 승산 결과에 D-FF(611)의 1T전의 값으 가산함으로써 얻어진 다른 가산 결과는 D-FF(617)로 저장된다. 입력신호 x(1T) 및 계수(a3)간의 승산 결과에 D-FF(617)의 1T전의 값을 가산함으로써 얻어진, 다른 가산 결과는 D-FF(623)로 저장된다. 다른 입력신호 x(2T)가 계수(a0, a1, a2, a3, 및 a4)에 의해 승산된다. D-FF(623)의 값이 a2×x(0T)+a3×x(1T)이고, 출력 y(2T)는 y(2T)=a2×x(0T)+a3×x(1T)+a4×x(2T)에 의해 설정된다.
그 시간에, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 행해지지 않는다.
· 시각 3T에서
입력신호 x(2T) 및 계수(a0)간의 승산 결과는 D-FF(605)로 저장된다. 입력신호 x(2T) 및 계수(a1)간의 승산 결과에 D-FF(605)의 1T전의 값을 가산함으로써 얻어진 가산 결과는 D-FF(611)로 저장된다. 입력신호 x(2T) 및 계수(a2)간의 승산 결과에 D-FF(611)의 1T전의 값을 가산함으로써 얻어진 다른 가산 결과는 D-FF(617)로 저장된다. 입력신호 x(2T) 및 계수(a3)간의 승산 결과에 D-FF(617)의 1T전의 값을 가산함으로써, 얻어진 다른 가산 결과는 D-FF(623)로 저장된다. 다른 입력신호 x(3T)가 계수(a0, a1, a2, a3, 및 a4)에 의해 승산된다. D-FF(623)의 값이 a1×x(0T)+a2×x(1T)+a3×x(2T)이고, 출력 y(3T)는 y(3T)=a1×x(0T)+a2×x(1T)+a3×x(2T)+a4×x(3T)에 의해 설정된다.
그 시간에, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 행해지지 않는다.
· 시각 4T에서
입력신호 x(3T) 및 계수(a0)간의 승산 결과는 D-FF(605)로 저장된다. 입력신호 x(3T) 및 계수(a1)간의 승산 결과에 D-FF(605)의 1T전의 값을 가산함으로써 얻어진 가산 결과는 D-FF(611)로 저장된다. 입력신호 x(3T) 및 계수(a2)간의 승산 결과에 D-FF(611)의 1T전의 값을 가산함으로써 얻어진 다른 가산 결과는 D-FF(617)로 저장된다. 입력신호 x(3T) 및 계수(a3)간의 승산 결과에 D-FF(617)의 1T전의 값을 가산함으로써, 얻어진 다른 가산 결과는 D-FF(623)로 저장된다. 다른 입력신호 x(4T)가 계수(a0, a1, a2, a3, 및 a4)에 의해 승산된다. D-FF(623)의 값이 a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T)이고, 출력 y(4T)는 y(4T)=a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T)+a4×x(4T)에 의해 설정된다.
그 시간에, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 시작된다.
UW패턴이 값 y(kT)을 토대로 해서 상설된 계산 처리를 반복해서 수행해서 상기 값 y(kT)를 임계값과 비교함으로써 검출/판정될 수 있다. 상기 값 y(kT)는 다음의 공식(1)으로 계산된다.
y(kT)=a0×x((k-4)T)+a1×x((k-3)T)+a2×x((k-2)T)+a3×x((k-1)T)+a4×x(kT)………(1)
입력신호 x(kT)가 디코딩 동작후 디지탈 데이터에 대응할 때, 도 12에 도시했듯이, UW패턴의 검출/판정이 계수(a0, a1, a2, a3, 및 a4)에 의한 승산에 의해 실현되는 것이 아니라 익스클루시브 OR게이팅 동작에 의해 실현될 수 있다.
이전에 설명했듯이, 종래의 패턴결합장치가 승산기, 가산기, 및 D-FFs에 의해 구성되기 때문에, 패턴 길이가 확장될 때 상기 가산기의 총수 및 가산기의 비트수가 증가된다. 그것은 회로 크기를 증가시키게 된다. 또한, 복수의 비트/1심벌 등의 멀티값 변조시스템에서, 가산기의 총량이 증가된다. 증가된 상태는 도 13에 도시된다. 즉, 도 13은 2비트/1심벌의 2-값 변조시스템을 예시한다.
본 발명은 상설된 문제를 해결하기 위해 이루어지고, 그러므로 패턴 길이를 확장했을 때에도 가산기 및 D-FFs의 총수를 감소시킬 수 있는 패턴결합장치를 구비하는 것을 목적으로 한다.
본 발명(청구항 1에서 인용될 발명)의 패턴결합장치는 M비트/1심벌 등의 멀티값 변조의 특징을 사용함으로써 실현된다. 즉, 수신된 1심벌(M비트) 및 공지된 패턴의 1심벌(M비트)간의 일치 비트수가 검출되고, 상기 검출된 비트수가 서로에 가산되어 UW패턴의 길이가 N비트일 때, 가산기의 총수는 N/M으로 감소될 수 있다.
본 발명의 청구항 1에 따른 패턴결합장치는, 복수의 비트/1심벌의 멀티값 변조시스템이 공지된 전송 패턴을 검출하는 수신기에 사용되는 경우에, 수신심벌 및 1심벌내의 수신기에 의해 소유되는 공지된 패턴간의 일치 비트수를 검출하는 일치 비트수 검출회로와; 검출 결과를 지연시키는 지연회로와; 가산기를 구비함을 특징으로 한다. 본 발명(제1실시예 모드)의 상기 UW패턴결합장치는 복수의 비트/1심벌 멀티값 변조시스템에 대해 1심벌마다 일치 비트 검출을 행하는 효과를 가져서, 가산기의 총수 및 D-FFs의 총수가 감소될 수 있다.
또한, 본 발명의 청구항 1에 따른 패턴결합장치는, 공지된 패턴의 비트수가 L이고 검출 임계값이 Nth인 경우에, 패턴결합의 출력값이 Nth이상일 때, 통상의 패턴이 검출되는 것으로 판정되는 반면에, 패턴결합의 출력값이 (L-Nth) 이하일 때, 인버트된 패턴이 검출되는 것으로 판정된다. 본 발명(제2실시예 모드)의 상기 UW패턴결합장치는, 통상의 UW패턴(인버트된 UW패턴에 대비한 :통상의로 표시)결합 및 인버트된 UW패턴결합 모두가 비교기 회로의 논리 및 임계값을 변화시킴으로써 간단히 실현될 수 있는 장점을 갖는다.
또한, 본 발명의 청구항 1 또는 2에 인용된 패턴결합장치는, 복수의 비트/1심벌의 멀티값 변조시스템이 사용되고 1심벌에 포함된 모든 비트가 서로 동일하게 되도록 세트되는 경우에, 일치 비트수 검출회로의 장치가 모든 비트를 서로 동일하게 세트되게 하는 경우로 제한되어, 회로 크기가 감소되는 것을 특징으로 한다. 본 발명(제3실시예 모드)의 상기 UW패턴결합장치는, 일치 비트수 검출회로가 같은 비트를 갖는 비트 모두를 UW패턴의 1심벌로 할당되게 하는 경우에 대해서 변화되기 때문에, 회로 크기를 감소시킬 수 있는 효과를 갖는다.
또한, 본 발명의 청구항 1 또는 2에 인용된 패턴결합장치는, D-FF가 제1가산기의 캐리 출력 및 그 제1가산기의 다음 단에서 위치된 제2가산기의 캐리 입력간에 가산되고, 다른 D-FF가 입력의 시각을 조절하기 위해 제2가산기에 가산됨으로써, 파이프라인 처리 동작이 실현되는 것을 특징으로 한다. 본 발명(제4실시예 모드)의 상기 UW패턴결합장치는, 가산기에 의해 파이프라인 처리 동작이 몇 개의 D-FFs를 가산적으로 사용함으로써 실현될 수 있고, 실시간 처리 동작이 고속 심벌(비트)속도에서도 실현될 수 있는 효과를 갖는다.
본 발명의 이해를 양호하게 하기 위해, 상세한 설명이 첨부 도면과 결합해서 판독되어 참고로 된다.
도 1은 본 발명의 제1실시예에 따른 패턴결합장치의 구성을 나타내는 개략적인 블록 다이어그램.
도 2는 본 발명의 제1실시예에 따른 일치 비트수 검출회로의 진리표.
도 3은 본 발명의 제1실시예에 따른 일치 비트수 검출회로의 구성을 나타내는 개략적인 블록 다이어그램.
도 4는 본 발명의 제2실시예에 따른 패턴결합장치의 구성을 나타내는 개략적인 블록 다이어그램.
도 5는 본 발명의 제3실시예에 따른 일치 비트수 검출회로의 진리표.
도 6은 본 발명의 제3실시예에 따른 일치 비트수 검출회로의 구성을 나타내는 개략적인 블록 다이어그램.
도 7은 도 1에 도시된 가산기의 상세한 구조를 나타내는 개략적인 블록 다이어그램.
도 8은 본 발명의 제4실시예에 따른 패턴결합장치의 구성, 즉 파이프라인 처리를 실현하는 가산기의 구성을 도시하는 개략적인 블록 다이어그램.
도 9는 제1의 종래의 패턴결합장치의 구성을 나타내는 개략적인 블록 다이어그램.
도 10은 당 분야에서 종래에 사용된 프레임 포맷의 예시도.
도 11은 제1의 종래의 패턴결합장치의 동작을 설명하는 설명도.
도 12는 제2의 종래의 패턴결합장치의 구성을 나타내는 개략적인 블록 다이어그램.
도 13은 제3의 종래의 패턴결합장치의 구성을 도시하는 개략적인 블록 다이어그램.
본 발명의 각종 실시예를 참조해서 설명된다.
[제1실시예]
도 1은 본 발명의 제1실시예 모드에 따른 패턴결합장치의 구성을 도시하는 개략적인 블록 다이어그램이다. 도 10에 도시된 종래의 프레임 포맷이 직접 사용된다고 가정한다. 또한, 상기 제1실시예 모드에서, 예를 들어, 2비트/1심벌의 2값 변조시스템이 사용되고, 상기 2갑 변조의 동작이 설명된다. n값 변조시스템이 사용되어도 본 발명의 패턴결합장치는 입력신호수가 n으로 되고 일치 비트수 검출회로가 n비트의 입력신호 및 n비트의 공지된 심벌간의 일치 비트수를 검출하도록 변화시키는 것만으로 실현될 수 있다.
도 1에서, 수신신호 I 및 수신신호 Q가 각기 도면 번호(1,2)로 표시된다. 일치 비트수 검출회로(3, 7, 13, 19 및 25)는 2비트의 입력신호 및 2비트의 공지된 심벌간의 일치 비트수를 검출한다. D-FF(D형 플립플롭(5))은 일치 비트수 검출회로(3)로부터의 출력을 요구한다. D-FFs(11, 17, 및 23)는 소유한 D-FF에 관련된 각 일치 비트수 검출회로로부터 인출된 출력 각각 및 이전의 스테이지된 D-FFs로부터 인출된 출력 각각간에 계산된 가산 결과를 저장한다. 가산회로(9, 15, 21, 및 27)는 각 가산회로에 관련된 일치 비트수 검출회로로부터 관련한 D-FFs로부터 인출된 출력 각각으로 인출된 출력 각각을 가산한다.
다음에, 일치 비트수 검출회로(3, 7, 13, 19 및 25)의 진리표는 도 2에서 예시된다.
도 2의 진리표에서, 다음의 조건이 설정된다.
· xi가 ai와 일치하고 xq가 aq와 일치할 때, 결과는 2(표에서는 10)이다.
· xi가 ai와 일치하고 xq가 aq와 일치하지 않을 때, 결과는 1(표에서는 1)이다.
· xi가 ai와 일치하지 않고 xq가 aq와 일치할 때, 결과는 1(표에서는 1)이다.
· xi가 ai와 일치하지 않고 xq가 aq와 일치하지 않을 때, 결과는 0(표에서는 0)이다.
따라서, 일치 비트수 회로의 회로 예는 도 3에서 도시된다.
UW패턴(유니크 워드 패턴)의 길이가 5(M=5)로 되도록 선택될 때의 동작이 현재 설명된다. 심벌 *은 패턴 x(kT) 및 패턴 ak간의 일치 비트수를 검출하는 계산을 나타내고, 또한 심벌 x(kt)*an은 일치수 ai및 일치수 xq및 aq간의 합산을 계산하는 계산을 표시한다.
· 시각 0T에서
일치 비트수 검출회로(3)는 입력신호 x(0T)에 대해서 계수 ajo 및 aqo간의 일치 비트수를 검출한다. 비슷하게, 일치 비트수 검출회로(7, 13, 19, 및 25)는 입력신호 x(0T)에 대해서 각 계수의 일치 비트수를 검출한다. D-FF23의 초기값이 0이기 때문에, 출력(28)은 다음과 같이 설정된다.
y(0T)=a4*x(0T)
상기 시간에서, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 행해지지 않는다.
· 시각 1T에서
1단전의 D-FF의 초기값이 0이기 때문에, 입력신호 x(0T) 및 계수 a0, a1, a3, a4간의 일치 비트수의 검출 결과는 D-FFs로 각기 저장된다. 일치 비트수 검출은 각 계수(a0, a1, a3, a4) 및 입력신호 x(1T)간에 이루어진다. D-FF(23)의 값이 a3*x(0T)이기 때문에, 출력 y(0T)는 다음과 같이 설정된다.
y(1T)=a3*x(0T)+a4*x(1T)
상기 시간에서, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 행해지지 않는다.
· 시각 2T에서
입력신호 x(1T) 및 계수 a0간에 이루어진 일치 비트수의 검출 결과는 D-FF5로 저장된다. D-FF5의 1T전의 값을 입력신호 x(1T) 및 계수 a1간에 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 가산 결과는 D-FF11로 저장된다. D-FF11의 1T전의 값을 입력신호 x(1T) 및 계수 a2간에 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 다른 가산 결과는 D-FF17로 저장된다. D-FF17의 1T전의 값을 입력신호 x(1T) 및 계수 a3간에 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 다른 가산 결과는 D-FF23으로 저장된다. 일치 비트수 검출이 입력신호 x(2T) 및 계수 a0, a1, a3, 및 a4간에 행해진다. D-FF(23)의 값이 a2*x(0T)+a3*x(1T)이고, 출력 y(2T)는 y(2T)=a2*x(0T)+a3*x(1T)+a4*x(2T)로 된다.
상기 시간에서, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 행해지지 않는다.
· 시각 3T에서
입력신호 x(2T) 및 계수 a0간에 이루어진 일치 비트수의 검출 결과는 D-FF5로 저장된다. D-FF5의 1T전의 값을 입력신호 x(2T) 및 계수 a1간에 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 가산 결과는 D-FF11로 저장된다. D-FF11의 1T전의 값을 입력신호 x(2T) 및 계수 a2간에 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 다른 가산 결과는 D-FF17로 저장된다. D-FF17의 1T전의 값을 입력신호 x(2T) 및 계수 a3간에 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 다른 가산 결과는 D-FF23으로 저장된다. 일치 비트수 검출이 입력신호 x(3T) 및 계수 a0, a1, a3, 및 a4간에 행해진다. D-FF(23)의 값이 a1*x(0T)+a2*x(1T)+a3*x(2T)이고, 출력 y(3T)는 y(3T)=a1*x(0T)+a2*x(1T)+a3*x(2T)+a4*x(3T)로 된다.
상기 시간에서, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 행해지지 않는다.
·시각 4T에서
입력신호 x(3T) 및 계수 a0간에 이루어진 일치 비트수의 검출 결과는 D-FF5로 저장된다. D-FF5의 1T전의 값을 입력신호 x(3T) 및 계수 a1간에 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 가산 결과는 D-FF11로 저장된다. D-FF11의 1T전의 값을 입력신호 x(3T) 및 계수 a2간에 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 다른 가산 결과는 D-FF17로 저장된다. D-FF17의 1T전의 값을 입력신호 x(3T) 및 계수 a3간에 얻어진 일치 비트수 검출 결과에 가산함으로써 이루어진 다른 가산 결과는 D-FF23으로 저장된다. 일치 비트수 검출이 입력신호 x(4T) 및 계수 a0, a1, a3, 및 a4간에 행해진다. D-FF(23)의 값이 a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T)이고, 출력 y(4T)는 y(4T)=a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T)+a4*x(4T)로 된다.
상기 시간에서, 입력 데이터량이 패턴의 그것과 같지 않기 때문에, UW패턴 검출 판정이 개시된다. 상기 UW패턴 검출 판정에서, 그 검출된 일치 비트수가 임계값 이상일 때, 일치 비트수의 상기 임계값에 비교해서, 패턴이 검출될 수 있는 것으로 판정된다.
[제2실시예]
상설된 제1실시예 모드에서, D-FFs 뿐만 아니라 가산기의 총수를 감소시킬 있는 UW패턴 검출 장치가 설명된다.
통신시스템에서, 시각 고지 프레임이 1회에 다수의 프레임으로 구비되는 경우가 있다. 보통, 그런 프레임 구조는 수퍼 프레임으로 불리운다. 수퍼 프레임의 끝을 고지하기 위해 사용된 프레임이 수퍼-프레임 고지 수단으로 불리운다. 또한, 패턴(UW패턴)이 인버트되어 고지되는 경우가 있다.
현재, 제2실시예 모드에 따라서, 설명은 수퍼 프레임을 고지하기 위해 사용되는 그 인버트된 UW패턴을 또한 검출할 수 있는 구성으로 이루어진다. 도 4는 제2실시예에 따른 패턴결합장치를 설명하는 개략적인 블록 다이어그램이다.
도 4에서, UW패턴 일치 비트수 검출회로(203, 207, 213, 219, 및 225)는 도 1과 동일하다. 통상의 UW패턴(인버트되지 않은 상태를 통상으로 부르기로 한다) 및 인버트된 UW패턴을 결합시키는 방법이 현재 설명된다.
UW패턴 일치 비트 검출회로의 출력(228)은 비교기(229) 및 다른 비교기(231)로 입력된다. 비교기(229)는 통상의 패턴을 결합하기 위해 사용되는 반면에 비교기(231)는 인버트된 UW패턴을 결합하기 위해 사용된다. 비교기(229)에서, 비교는 임계값 Nth로써 이루어진다.
y(kT)≥Nth인 경우에, 통상의 UW패턴이 결합되는 것으로 판정된다. 일치 비트수가 UW패턴 일치 비트수 검출회로에 의해 검출되기 때문에, UW패턴의 일치 비트수가 UW패턴의 총 비트수(본 예에서는 2L)로부터 감산되어 인버트된 UW패턴의 일치 비트수가 계산될 수 있다. 상기 제2실시예 모드에서, 감산회로가 사용되면, 회로 규모는 증가된다. 그러므로, 인버트된 UW패턴을 결합하기 위해 사용된 임계값(본 예에서는 2L-Nth)은 비교기(231)로 들어가서 임계값 판정을 실행한다. 즉, y(xT)≤2L-Nth인 경우에, 인버트된 UW패턴이 결합되는 것으로 판정된다. 통상의 UW결합 및 또한 인버트된 UW결합의 경우가 본 제2실시예 모드에서 에러 결합으로 취급되기 때문에, 최종 판정이 다음의 논리를 토대로 해서 행해진다.
· y(kT)≥Nth또한 y(kT)2L-Nth=통상의 UW결합,
· y(kT)Nth또한 y(kT)≤2L-Nth=인버트된 UW결합,
· 통상의 UW결합 또는 인버트된 UW결합=UW결합,
· y(kT)Nth또한 y(kT)2L-Nth=UW비-결합,
· y(kT)≥Nth또한 y(kT)≥2L-Nth=UW에러 결합.
이전에 설명했듯이, 통상의 UW패턴결합 및 인버트된 UW패턴결합 모두는 제2실시예의 패턴결합장치에서 실현될 수 있다.
[제3실시예]
상설된 제1실시예에서, UW패턴결합 회로는 복수의 비트/1심벌이 UW패턴에서 사용되는 경우에 설명되었다. 그러나, 1심벌내의 비트 모두가 복수의 비트/1심벌 변조시스템에서 UW패턴과 같은 값으로 세트되는 경우가 있다. 그것은 예를 들어 QPSK변조시스템어서 이루어지고, 즉 0 및 11만이 2비트/1심벌 변조시스템에서 전송된다. 바람직한 에러 속도를 얻을 수 있는 S/N은 BPSK변조시스템의 그것과 같도록 이루어지고, 대략 3dB가 개선되게 된다. 결과적으로, UW패턴 일치 비트수 검출회로의 회로 크기는 그 경우에 감소될 수 있다.
ai=aq일 때의 진리표가 도 5에 도시된다. 또한, 도 6은 상기 진리표를 실현할 수 있는 일치 비트수 검출회로의 회로 예를 표시한다.
[제4실시예]
제1실시예의 UW패턴결합 회로에서, 가산기가 사용된다. 그러나, 전송 속도가 증가되는 동안 실시간 처리 동작은 가산기에 의한 캐리(carry)지연으로 인해 어렵게 된다. 결과적으로, 제4실시예에 따라, 파이프라인 처리 동작을 실행함으로써 고속으로 동작할 수 있는 UW패턴결합 회로가 현재 설명된다.
도 7은 도 1에 상세하게 설명되지 않은 가산기의 구성을 나타낸다. 심벌 b0 내지 b4는 도 1의 일치 비트수 검출회로로부터의 출력에 대응한다. 또한, 출력(455, 454, 451, 448, 및 445)은 2진수로 표시된 도 1의 출력(28)에 대응한다. 상기 출력은 상기 순서로 454, 451, 및 448을 경유한 455(MSB)로부터 445(LSB)로 인출된다. 상설했듯이, 예를 들어, 도 1의 가산기(15)는 전 가산기(413) 및 다른 전 가산기(418)에 의해 실현된다. 상기 가산기의 비트수가 증가될 때, 가산기가 캐리의 전달지연으로 인해 고속으로 동작될 때의 실시간 처리 동작을 실행하는 것이 어렵다.
상기 어려움을 피하기 위해, D-FF는 전 가산기(FA로 약기)의 출력으로 삽입되고 또한 시간조절 목적의 다른 D-FF은 D-FF(410)의 출력으로 삽입된다. 그런 상황하에서, 계산이 D-FF의 클록 시간내에서 수행되면 FA413 및 FA418 모두에 의한 실시간 처리 동작이 이루어질 수 있다. 상기 방법에서, 파이프라인 처리 동작이 실현될 수 있다.
도 8에서, 상기 구성이 파이프라인 처리 동작을 실행하기 위해 변형된 후의 가산기의 구성이 도시된다. 모든 D-FFs는 전 가산기(FA)의 출력인 S, Co(캐리아웃(out)), 및 다음 단의 FA의 입력간에 구비되고, 파이프라인 처리 동작이 실현된다. 상기 파이프라인 처리 동작을 실현하기 위해, D-FF가 캐리, 즉 상위 디지트 비트로 가산되고, 상위 디지트 비트 및 하위 디지트 비트간의 시간차가 발생된다. 상기 시간차를 조절하기 위해, 시간 조절 목적의 D-FFs(555, 557, 및 578)는 하위 디지트 비트측상에서 더해져서 구비된다.
이전에 설명했듯이, 몇 개의 D-FFs가 가산되어 파이프라인 처리 동작을 실현하고, 실시간 처리 동작이 고속 심벌(비트) 속도에서도 수행된다.
도 8의 전 가산기에 대한 입력이 A, B, Ci(캐리-인(in))이지만, 입력수가 2로 되도록 선택되기 때문에, Ci(캐리-인)이 생략된다.
상설된 실시예 모드로부터 명백하듯이, 본 발명(제1실시예 모드)의 UW패턴결합장치는 복수의 비트/1심벌 멀티-값 변조시스템에 대해서 1심벌마다 일치 비트 검출을 행하는 것에 의해 가산기의 총수 및 D-FFs의 총수가 감소될 수 있다.
또한, 본 발명(제2실시예 모드)의 UW패턴결합장치는 비교 회로의 논리 및 임계값 모두를 변화시키는 것에 의해 통상의 UW패턴(인버트된 UW패턴에 대비해서 통상의로 표시) 결합 및 인버트된 UW패턴결합 모두를 간단히 실현할 수 있는 장점을 갖는다.
또한, 본 발명(제3실시예 모드)의 UW패턴결합장치는 일치 비트수 검출회로가 UW패턴의 1심벌로 할당되기 때문에 회로 크기가 감소될 수 있다는 효과를 갖는다.
또한, 본 발명(제4실시예 모드)의 UW패턴결합장치는 가산기에 의한 파이프라인 처리 동작이 몇 개의 D-FFs를 부가해서 사용함으로써 실현될 수 있고 실시간 처리 동작이 고속 심벌(비트) 속도에서도 실현될 수 있는 효과를 갖는다.
내용없음

Claims (4)

  1. 패턴결합장치에 있어서, 복수의 비트/1심벌의 멀티값 변조시스템이 공지된 전송 패턴을 검출하는 수신기에 사용되는 경우에,
    수신심벌 및 1심벌내의 수신기에 의해 소유되는 공지된 패턴간의 일치 비트수를 검출하는 일치 비트수 검출회로와;
    검출 결과를 지연시키는 지연회로와;
    가산기를 구비하는 것을 특징으로 하는 패턴결합장치.
  2. 제1항에 있어서, 공지된 패턴의 비트수가 L이고 검출 임계값이 Nth인 경우에, 패턴결합의 출력값이 Nth이상일 때, 통상의 패턴이 검출되는 것으로 판정되는 반면에, 패턴결합의 출력값이 (L-Nth) 이하일 때, 인버트된 패턴이 검출되는 것으로 판정되는 것을 특징으로 하는 패턴결합장치.
  3. 청구항 1 또는 2에 있어서, 복수의 비트/1심벌의 멀티값 변조시스템이 사용되고 1심벌에 포함된 모든 비트가 서로 동일하게 되도록 세트되는 경우에, 일치 비트수 검출회로의 장치가 모든 비트를 서로 동일하게 세트되게 하는 경우로 제한되어, 회로 크기가 감소되는 것을 특징으로 하는 패턴결합장치.
  4. 청구항 1 또는 2에 있어서, D-FF가 제1가산기의 캐리출력 및 그 제1가산기의 다음 단에서 위치된 제2가산기의 캐리입력간에 가산되고, 다른 D-FF가 입력의 시각을 조절하기 위해 상기 제2가산기에 가산됨으로써, 파이프라인 처리 동작이 실현되는 것을 특징으로 하는 패턴결합장치.
KR1019970048862A 1996-09-25 1997-09-25 패턴매칭장치 KR100287268B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP27290596A JP3335530B2 (ja) 1996-09-25 1996-09-25 既知パタン検出装置
JP96-272905 1996-09-25

Publications (2)

Publication Number Publication Date
KR19980024978A true KR19980024978A (ko) 1998-07-06
KR100287268B1 KR100287268B1 (ko) 2001-04-16

Family

ID=17520399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970048862A KR100287268B1 (ko) 1996-09-25 1997-09-25 패턴매칭장치

Country Status (8)

Country Link
US (1) US6195402B1 (ko)
EP (1) EP0833478B1 (ko)
JP (1) JP3335530B2 (ko)
KR (1) KR100287268B1 (ko)
CN (1) CN1174591C (ko)
AU (1) AU692415B2 (ko)
CA (1) CA2216272C (ko)
DE (1) DE69737849T2 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI962140A (fi) * 1996-05-21 1997-11-22 Nokia Telecommunications Oy Menetelmä impulssivasteen estimoimiseksi sekä vastaanotin
US6345069B1 (en) * 1998-10-16 2002-02-05 Texas Instruments Incorporated Simplified cell search scheme for first and second stage
US6882765B1 (en) 1999-11-02 2005-04-19 Xros, Inc. Connection protection between clients and optical cross-connect switches
US6650803B1 (en) 1999-11-02 2003-11-18 Xros, Inc. Method and apparatus for optical to electrical to optical conversion in an optical cross-connect switch
US6792174B1 (en) 1999-11-02 2004-09-14 Nortel Networks Limited Method and apparatus for signaling between an optical cross-connect switch and attached network equipment
US6597826B1 (en) 1999-11-02 2003-07-22 Xros, Inc. Optical cross-connect switching system with bridging, test access and redundancy
US6625463B1 (en) * 1999-12-22 2003-09-23 Lsi Logic Corporation Synchronization of super frames in an integrated services digital broadcasting for satellites ISDB-S system
WO2001063803A1 (en) * 2000-02-22 2001-08-30 Xros, Inc. Simple, high-speed optical signal pattern and protocol detection
CN1983249A (zh) * 2005-12-12 2007-06-20 徐文新 字符串规划存贮索引查找技术
CN101771697B (zh) * 2010-01-20 2012-08-08 西安电子科技大学 基于模式匹配方式的网络数据流识别方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3959589A (en) * 1975-06-23 1976-05-25 Bell Telephone Laboratories, Incorporated Digital bit stream synchronizer
DE2607433C3 (de) * 1976-02-24 1980-01-17 Siemens Ag Digitaler Korrelationsempfänger
JPH0828704B2 (ja) * 1988-09-07 1996-03-21 国際電信電話株式会社 ユニークワード検出方式
JPH02256329A (ja) * 1988-12-01 1990-10-17 Nec Corp 復調器制御方式
US4903225A (en) * 1988-12-23 1990-02-20 Ampex Corporation High speed digital data correlator having a synchronous pipelined full adder cell array
JPH04291848A (ja) 1991-03-20 1992-10-15 Fujitsu Ltd 同期パターン検出回路
US5463627A (en) * 1993-02-23 1995-10-31 Matsushita Electric Industrial Co., Ltd. Frame synchronizing apparatus for quadrature modulation data communication radio receiver
JP3280141B2 (ja) 1993-04-30 2002-04-30 キヤノン株式会社 スペクトラム拡散受信装置
JPH07240742A (ja) * 1994-03-01 1995-09-12 Mitsubishi Denki Semiconductor Software Kk 同期ワード検出装置及び同期ワード検出方法
JP2626551B2 (ja) * 1994-05-18 1997-07-02 日本電気株式会社 誤り許容パターンマッチング回路
KR100324734B1 (ko) * 1995-08-04 2002-08-24 엘지전자주식회사 비트패턴검출장치

Also Published As

Publication number Publication date
EP0833478B1 (en) 2007-06-27
JPH10107785A (ja) 1998-04-24
DE69737849T2 (de) 2007-10-18
CA2216272C (en) 2001-08-07
CA2216272A1 (en) 1998-03-25
DE69737849D1 (de) 2007-08-09
US6195402B1 (en) 2001-02-27
KR100287268B1 (ko) 2001-04-16
CN1179662A (zh) 1998-04-22
EP0833478A2 (en) 1998-04-01
AU3758597A (en) 1998-04-02
AU692415B2 (en) 1998-06-04
MX9707283A (es) 1998-08-30
CN1174591C (zh) 2004-11-03
JP3335530B2 (ja) 2002-10-21
EP0833478A3 (en) 2002-02-20

Similar Documents

Publication Publication Date Title
US4527279A (en) Synchronization circuit for a Viterbi decoder
KR19980024978A (ko) 패턴결합장치
US4667338A (en) Noise elimination circuit for eliminating noise signals from binary data
US7069481B2 (en) Data recovery circuit for minimizing power consumption by non-integer times oversampling
US4686676A (en) Apparatus and method for determining true data in a digital data stream from distorted data
EP0577212A1 (en) Adaptive viterbi detector
US5265105A (en) Decoding circuit for inhibiting error propagation
US5724277A (en) Background noise generating apparatus
CA2112016C (en) Viterbi decoding method and viterbi decoding apparatus
US5510786A (en) CMI encoder circuit
US7006584B1 (en) Demodulator and demodulating method for mobile phone
US6108679A (en) Discontinuous signal interpolation circuit
US6603777B1 (en) Method and apparatus for establishing frame synchronization
US5752183A (en) Method and apparatus for reducing power consumption in a subscriber unit of a communication system
US6662002B2 (en) Frequency conversion circuit and transmitter
JPH07250050A (ja) 信号伝送システム
US6011808A (en) Redundant codes for clock recovery in serial links
KR0137088Y1 (ko) 통신장비 엔에이에스, 시이피티, 디에스 1간 라인신호 변환장치
JPH0267851A (ja) 最尤復号器
JPS61137447A (ja) 多相ｐｓｋ信号の復号装置
JP2830791B2 (ja) ポインタ処理回路
WO1998056137A1 (en) A circuit and method for receiving data
JPH07143114A (ja) 同期検出回路
JPH11313051A (ja) データとクロックの位相調整回路
JP2797428B2 (ja) 制御符号の更新検出回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120105

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130104

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee