JPH11313051A - データとクロックの位相調整回路 - Google Patents

データとクロックの位相調整回路

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JPH11313051A
JPH11313051A JP10116871A JP11687198A JPH11313051A JP H11313051 A JPH11313051 A JP H11313051A JP 10116871 A JP10116871 A JP 10116871A JP 11687198 A JP11687198 A JP 11687198A JP H11313051 A JPH11313051 A JP H11313051A
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【課題】 長い時間におけるクロックの変動や位相関係
の大きな変動に対し、物理量が限られてしまう遅延部で
あっても、データとクロックの位相関係を保証する位相
調整回路を提供する。 【解決手段】 データを多段数の第1の遅延手段により
遅延をかけ、複数の単位遅延位相差データをクロックで
取り込み、データの位相変化に対応して位相を進ませる
か、遅らせるかの位相調整信号を出力する位相調整回路
において、クロックまたはデータの位相変動により選択
される遅延段数が遅延段数の最大段数または最小段数を
越える場合に、遅延段数から最適な位相条件にジャンプ
する1クロック長遅延段数を求め、それにより位相調整
を行い、その時に起こるビットシフトをシフトレジスタ
によりシフトされたデータを選択することでデータのビ
ット抜けを防ぐ。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はクロックに対するデ
ータの位相を調整してデータを取り込む位相調整回路に
関し、特にクロックの変動や位相関係の大きな変動に対
応する位相調整回路に関する。
【0002】
【従来の技術】従来のデータとクロックの位相調整回路
では、一定時間内に位相調整を行うための時間を持ち、
その中でデータとクロックの位相を判断し位相を調整す
る方法がとられていた。そしてそれ以外の時間では、デ
ータとクロックの位相の調整は行わない回路となってい
る。たとえば、特開平4−293332号公報に示され
ている「ビット位相同期回路」がその一例である。
【0003】従来のデータとクロックの位相調整回路
は、一定周期毎に位相調整を必要とし、そのため位相調
整の間は有効なデータは伝送できない。また、ジッタ、
ワンダに対する耐量が低く、位相調整時間に調整した位
相も、データとクロックの双方のジッタまたはワンダの
量によっては、クロックとデータの位相関係が狂って位
相マージンが無くなり、その結果として取り込みデータ
を誤る不具合が生じる可能性が高い。
【0004】これに対応して、入力クロックによりデー
タを取り込むデータ受信回路において、位相同期をとる
ための同期パターンによる有効伝送レートの低下を抑
え、高速レートでのジッタ、ワンダに対する耐量を確保
できるデータとクロックの位相調整回路が提供されてい
る。
【0005】このデータとクロックの位相調整回路は、
図5に示すように、入力クロックに対するデータの位相
を調整してデータを取り込むことを可能とするデータと
クロックの位相調整回路であって、遅延部1と、データ
シフタセレクタ部2と、判定部3と、列カウンタ部40
と、行カウンタ部41と調整後データ出力段フリップフ
ロップ部5とを備える。
【0006】遅延部1は、データの遅延位相を調整し、
異なる遅延量のデータを入力クロックで取り込んで複数
の単位遅延位相差データを出力する。データシフタセレ
クタ部2は、遅延部1から出力される複数の単位遅延位
相差データを受けて、データとクロックとの位相マージ
ンが適当な単位遅延位相差データを選択する。判定部3
は、遅延部1から出力される、複数の単位遅延位相差デ
ータの全てを受けて、データの変化する位置を観測し、
データの変化点とクロックの立ち上がりとが接近した場
合は、接近の状態に応じてデータ位相を進ませるか(u
p)、遅らせるか(down)の位相調整信号を出力す
る。列カウンタ部40は、判定部3から出力される、位
相調整信号を受けて、データシフタセレクタ部2の選択
回路の列(Row)側の選択単位を決定するカウンタ信
号を出力し、判定部3から出力される、位相調整信号を
クロックで取り込んだ信号を出力する。行カウンタ部4
1は、列カウンタ部40から出力された、位相調整信号
をクロックで取り込んだ信号を受けて、データシフタセ
レクタ部2の選択回路の行(column)側の選択単
位を決定するカウンタ信号を出力する。調整後データ出
力段フリップフロップ部5は、データシフタセレクタ部
2で選択された出力信号を入力クロックで取り込んでデ
ータとして出力する。
【0007】このデータとクロックの位相調整回路で
は、上述の回路構成によって、クロックとデータの位相
チェックを、データの変化の度に行う。このため、位相
調整用の特別なデータは必要なく、位相調整用のデータ
時間は不要となっている。
【0008】
【発明が解決しようとする課題】しかし、高速なデータ
をLSI間や装置間で伝送を行う場合、伝送路上でクロ
ックとデータの位相関係は一般的に一致している保証は
ない。このような場合、LSI間や装置間で位相調整回
路により高速のデータの位相を合わせて伝送を行うが、
長い時間におけるクロックの変動や位相関係の大きな変
動に対し、物理量が限られてしまう遅延部の中で、デー
タとクロックの位相関係を保証する必要がある。
【0009】更に、クロックまたは入力データの位相変
動により選択される遅延段数が、データシフタセレクタ
部の選択回路の列側カウンタの最大値または最小値を越
える場合に起こるビットシフトをシフトレジスタにより
シフトされたデータを選択することでビット抜けを引き
起こす恐れがある。
【0010】本発明の目的は長い時間におけるクロック
の変動や位相関係の大きな変動に対し、物理量が限られ
てしまう遅延部であっても、データとクロックの位相関
係を保証する位相調整回路を提供することである。
【0011】
【課題を解決するための手段】本発明のデータとクロッ
クの位相調整回路は、1クロック長遅延段数を測定でき
る1クロック長判別手段をもうけることで実現する。
【0012】本発明のデータとクロックの位相調整回路
は、データとクロックの位相を自動的に調整する位相調
整回路であって、データを多段数の第1の遅延手段によ
り遅延をかけ、複数の単位遅延位相差データをクロック
で取り込み、データの位相変化に対応して位相を進ませ
るか、遅らせるかの位相調整信号を出力し、クロックに
対し最適な位相を選択するデータとクロックの位相調整
回路において、クロックまたはデータの位相変動により
選択される遅延段数が第1の遅延手段により構成する遅
延段数の最大段数または最小段数を越える場合に、第2
の遅延手段により最適な位相遅延段数にジャンプする遅
延段数である1クロック長遅延段数を判別する1クロッ
ク長判別手段と、1クロック長遅延段数を受け、第1の
遅延手段の出力の値からクロックに対し最適な位相条件
にある遅延段数を選択する選択手段を有し、遅延段数の
最大段数または最小段数を越える場合に起こるデータの
ビット抜けを防ぐことを特徴とする。
【0013】また、1クロック長判別手段は、クロック
と同期してクロックの立ち上がり毎に動作するカウンタ
手段と、そのカウント値をデコードするデコード手段
と、デコード手段により生成される1パルスの周期信号
を第1の遅延手段と同じ多段数の第2の遅延手段により
遅延をかけ、第2の遅延手段の出力から1パルスの周期
信号の変化点を検出する変化点検出手段と、検出された
値をコード化するエンコード手段と、エンコードされた
値を積分する積分手段とを有する。
【0014】また、1クロック長遅延段数を受け、第1
の遅延手段の出力の値からクロックに対し最適な位相条
件にある遅延段数を選択する選択手段は、第1の遅延手
段から出力される複数の単位遅延位相差データを受け
て、データとクロックとの位相マージンが適当な単位遅
延位相差データを選択するデータシフタセレクタ部と、
第1の遅延手段から出力される、複数の単位遅延位相差
データの全てを受けて、データ位相を進ませるか、遅ら
せるかの位相調整信号を出力する判定部と、判定部から
の位相調整信号と1クロック長判別手段からの1クロッ
ク長遅延段数とクロックを受けて、データシフタセレク
タ部の選択回路の列側の選択単位を決定するカウンタ信
号をデータシフタセレクタ部と判定部に出力し、判定部
からの位相調整信号をクロックで取り込んで出力する列
カウンタ部と、列カウンタ部からのクロックで取り込ん
だ位相調整信号を受けて、データシフタセレクタ部の選
択回路の行側の選択単位を決定するカウンタ信号を出力
する行カウンタ部とを有する。
【0015】更に、列カウンタ部は、判定部の位相調整
信号を受け、列カウンタ値を+1または−1を行うUP
/DNカウンタと、列カウンタ値が予め設定されている
オーバーフロー値になり、さらに列カウンタ値を+1す
る場合、UP/DNカウンタの値に1クロック長遅延段
数値を減算する減算手段と、列カウンタ値が予め設定さ
れているアンダーフロー値になり、さらに列カウンタ値
を−1する場合、UP/DNカウンタの値に1クロック
長遅延段数値を加算する加算手段とを有する。
【0016】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1は、本発明の位
相調整回路の構成を示すブロック図、図2は、図1の位
相調整部のデータシフタセレクタ部の回路図、図3は、
図1の位相調整部の列カウンタ部の回路図、図4は図1
の1クロック長判別部の変化点検出部の回路における各
部の位相波形を示す図である。
【0017】本発明の位相調整回路は、大きな構成とし
て1クロック長判別部10と位相調整部20を備えてい
る。
【0018】まず、位相調整部20は、入力されるデー
タとクロックの位相を、多段の遅延部21により遅延を
かけたデータをフリップフロップ(以降F/Fと称す)
にて取り込み、判定部22とデータシフタセレクタ部2
3に出力する遅延部21と、遅延部21の出力からクロ
ックの立ち上がりに対するデータの変化位置を決定し、
データ位相を進ませる「up」信号か遅らせる「dow
n」信号を出力する判定部22と、この「up」信号ま
たは「down」信号を受け、列カウンタ値を1つ前
進、1つ後退または変化無しとして判定部22及びデー
タシフタセレクタ部23に送出し、さらに判定部22か
ら受けた「up」信号および「down」信号を各々ク
ロックで取り込み直して「CUP」信号および「CD
N」信号として行カウンタ部25へ送出し、1クロック
長判別部10からの1クロック長遅延段数によりカウン
タ値がオーバーフローまたはアンダーフローするときに
カウンタ値を「列カウンタ最大値―1クロック長遅延段
数」、または「列カウンタ最小値+1クロック長遅延段
数」とする列カウンタ部24と、上記「CUP」信号、
「CDN」信号を受けて行カウンタ値を1つ前進、1つ
後退または変化無しとして、データシフタセレクタ部2
3に送出する行カウンタ部24と、単位遅延用F/Fの
アレイとセレクタ群で構成され遅延部21から出力され
たデータと、列カウンタ値と行カウンタ値を基に、クロ
ックの立ち上がりに対するデータの変化点がビット誤り
を発生しない位相となるための遅延データを選択し「D
OUT」として出力するデータシフタセレクタ部23に
より構成される。
【0019】次に、1クロック長判別部10は、クロッ
クの立ち上がり毎にカウント値を+1していきカウント
値が最大値になると初期値にもどしカウント値を+1し
ていくカウンタ部11と、入力されるカウント値が、あ
る値をとった時に“L”レベルを出力し、それ以外の時
は“H”レベルの1パルスの周期信号を出力するデコー
ダ部12と、1パルスの周期信号を位相調整部20の遅
延部21と同じ多段の遅延部131にて遅延をかけ、そ
れぞれの遅延部131の出力を1パルスの遅延部131
の立ち上がりで取り込むF/F132で取り込み、各F
/F132の出力よりレベル変化を検出する論理回路1
33で1パルスの周期信号の立ち下がり位置を検出する
変化点検出部13と、変化点検出部13からの出力より
ジャンプ段数をコード化するエンコーダ部14と、ある
時間により、コード化された値を積分し1クロック長遅
延段数値を位相調整部20へ出力する積分部15により
構成される。
【0020】次に、本回路の動作を説明する。
【0021】位相調整部20は、動作概要として遅延部
21から出力される“異なる遅延量のデータをクロック
で取り込んだ出力”である単位遅延位相差データを選択
する。その選択したデータの位相とクロックの位相との
関係を判定部22により監視する。その結果、現在選択
している遅延部21のデータとクロックとの位相マージ
ンが少なくなると、判定部22の指示に基づいて、列カ
ウンタ部24、行カウンタ部25に位相調整を指示す
る。列カウンタ部24、行カウンタ部25で指定される
信号によってデータシフタセレクタ部23の選択回路で
選択信号を変更することによりクロックに対するデータ
の位相マージンを増加させる。
【0022】遅延部21は、データ入力を多段の遅延部
21により、遅延をかけ各遅延部21の出力をF/Fに
て同一クロックで取り込むことで、異なる遅延を通った
データつまり、入力データの位相の異なった出力データ
を得ることができる。判定部22では、遅延部22の出
力データの変化する位置を検出し、データの変化点がク
ロックの立ち上がりタイミングが近いか否かを検出し、
検出の結果、クロックの立ち上がりとデータの変化のタ
イミングが近い場合は、データの位相変化を指示する信
号を出力する。本来のデータに対し前の遅延位相でデー
タの変化を検出した場合は位相を遅らせる「up」信号
を出力し、本来のデータに対し後の遅延位相でデータの
変化を検出した場合は位相を進ませる「down」信号
を出力する。
【0023】列カウンタ部24は、図2に示すように、
判定部22の「up」、「down」信号を受け、列カ
ウンタ値を+1または−1を行う。そして列カウンタ値
がオーバーフロー値(最大値)になり、さらに「up」
を受けた場合オーバーフローとなりUP/DNカウンタ
の値を「列カウンタ最大値−1クロック長遅延段数値」
の値にロードし、行カウンタを+1動作させるCUP信
号を出力する。また列カウンタ値がアンダーフロー値
(最小値)となりさらに「down」信号を受けた場合
アンダーフローとなりUP/DNカウンタの値を「列カ
ウンタ最小値+1クロック長遅延段数値」とし、行カウ
ンタを−1動作させるCDN信号を出力する。
【0024】行カウンタ部25は、列カウントから入力
されるCUP信号とCDN信号をもとに行カウンタ値を
+1または−1させる。
【0025】データシフタセレクタ部は、図3に示すよ
うに、行カウンタ値と列カウンタ値をもとに、単位遅延
用F/Fのデータ出力を選択し、「DOUT」として後
段へ出力する。このとき選択されたデータというのは、
判定部22でデータとクロックの位相関係をクロックの
立ち上がりで見て、安全に取り込むことができるデータ
をとることになるので、これらで位相調整を行う。
【0026】1クロック長判別部10は、1パルスの周
期信号をカウンタ部11とデコーダ部12により作成
し、変化点検出部13において、図4に示すように1パ
ルスの周期信号の立ち上がりで、遅延をかけた1パルス
の周期信号を取り込み、隣り合うF/Fの出力を照合す
ることで変化点を見つけることができる。そして、その
変化点が、1パルス分の遅延量を示すこととなり、その
段数が1クロック長遅延段数となる。こうして得られた
1クロック長遅延段数を位相調整部20で使用するため
にコード化し、また短い時間でコード値がばらつくのを
押さえるために積分器15で、時間的に1クロック長遅
延段数を平均化する。
【0027】変化点検出部13は、位相調整部20の遅
延部21の遅延段数と同じ遅延部131と、1パルスの
周期信号の立ち上がりで、遅延をかけた1パルスの周期
信号を取り込むフリップフロップ回路群132と、隣り
合うフリップフロップ回路の出力を照合することで変化
点を検出する排他論理和回路群133により構成されて
いる。
【0028】また、他の実施例では、変化点検出部13
は、位相調整部20の遅延部21の遅延段数と同じ遅延
部131と、1パルスの周期信号の立ち上がりで、遅延
をかけた1パルスの周期信号を取り込むフリップフロッ
プ回路群132と、前後に隣り合うフリップフロップ回
路3個の出力から多数決で変化点を検出する論理回路群
により構成されていても良い。
【0029】そして、位相調整部20は、1クロック長
判別部10により得られた1クロック長遅延段数値を図
2、3に示す回路構成にて、列カウンタ値がオーバーフ
ローするときには「列カウンタ最大値―1クロック長遅
延段数値」、またアンダーフローするときは「列カウン
タ最小値+1クロック長遅延段数値」と言う動作をする
ことで、単位遅延用フリップフロップを1クロック長遅
延段数分ずれたデータを選択し、そのことが、1クロッ
ク分ジャンプしたことになる。
【0030】
【発明の効果】本発明により、従来の位相調整回路では
ジャンプが発生したときに、データとクロックの保証が
できていなかったものが、1クロック長を判定すること
で、データとクロックの位相関係を保証できると言う効
果がある。
【0031】更に、本発明により、1クロック長を同じ
信号でF/Fで取り込むことで、時間によりゆっくり変
化する温度や電源電圧等の変化が発生しても正しい段数
値を得ることができるという効果を有する。
【図面の簡単な説明】
【図1】本発明のデータとクロックの位相調整回路の構
成を示すブロック図である。
【図2】図1の位相調整部の列カウンタ部の構成を示す
ブロック図である。
【図3】図1の位相調整部のデータシフタセレクタ部の
構成を示すブロック図である。。
【図4】図1の1クロック長判別部の変化点検出部の回
路における各部の位相波形を示す図である。
【図5】従来の位相調整回路の構成を示すブロック図で
ある。
【符号の説明】
10 1クロック長判別部 11 カウンタ部 12 デコーダ部 13 変化点検出部 131 遅延部 132 F/F回路 133 排他論理和回路 14 エンコーダ部 15 積分器 20 位相調整部 21 遅延部 22 判定部 23 データシフタセレクタ部 24 列カウンタ部 25 行カウンタ部

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 データを多段数の第1の遅延手段により
    遅延をかけ、複数の単位遅延位相差データをクロックで
    取り込み、データの位相変化に対応して位相を進ませる
    か、遅らせるかの信号を出力し、クロックに対し最適な
    位相を選択するデータとクロックの位相調整回路におい
    て、 クロックまたはデータの位相変動により選択される遅延
    段数が前記第1の遅延手段により構成する遅延段数の最
    大段数または最小段数を越える場合に、第2の遅延手段
    により最適な位相遅延段数にジャンプする遅延段数であ
    る1クロック長遅延段数を判別する1クロック長判別手
    段と、 前記1クロック長遅延段数を受け、前記第1の遅延手段
    の出力の値からクロックに対し最適な位相条件にある遅
    延段数を選択する選択手段を有し、 遅延段数の最大段数または最小段数を越える場合に起こ
    るデータのビット抜けを防ぐことを特徴とするデータと
    クロックの位相調整回路。
  2. 【請求項2】 前記1クロック長判別手段が、 前記クロックと同期してクロックの立ち上がり毎に動作
    するカウンタ手段と、 前記カウンタ手段の出力であるカウント値をデコードす
    るデコード手段と、 前記デコード手段により生成される1パルスの周期信号
    と、前記周期信号を前記第1の遅延手段と同じ多段数の
    第2の遅延手段により遅延をかけ、第2の遅延手段の出
    力から1パルスの周期信号の変化点を検出する変化点検
    出手段と、 検出された値をコード化するエンコード手段と、 エンコードされた値を時間単位で積分を行う積分手段
    と、を有する請求項1記載のデータとクロックの位相調
    整回路。
  3. 【請求項3】 前記1クロック長遅延段数を受け、前記
    第1の遅延手段の出力の値からクロックに対し最適な位
    相条件にある遅延段数を選択する選択手段が、 前記第1の遅延手段から出力される複数の前記単位遅延
    位相差データを受けて、データとクロックとの位相マー
    ジンが適当な単位遅延位相差データを選択するデータシ
    フタセレクタ部と、 前記第1の遅延手段から出力される、複数の前記単位遅
    延位相差データの全てを受けて、データ位相を進ませる
    か、遅らせるかの位相調整信号を出力する判定部と、 前記判定部からの位相調整信号と前記1クロック長判別
    手段からの1クロック長遅延段数とクロックを受けて、
    前記データシフタセレクタ部の選択回路の列側の選択単
    位を決定するカウンタ信号を前記データシフタセレクタ
    部と前記判定部に出力し、前記判定部からの位相調整信
    号をクロックで取り込んで出力する列カウンタ部と、 前記列カウンタ部からのクロックで取り込んだ位相調整
    信号を受けて、前記データシフタセレクタ部の選択回路
    の行側の選択単位を決定するカウンタ信号を出力する行
    カウンタ部と、を有する請求項1記載のデータとクロッ
    クの位相調整回路。
  4. 【請求項4】 前記フリップフロップで構成する変化点
    検出手段が、 前記第2の遅延手段と、 前記1パルスの周期信号の立ち上がりで、遅延をかけた
    1パルスの周期信号を取り込むフリップフロップ回路群
    と、 隣り合うフリップフロップ回路の出力を照合することで
    変化点を検出する排他論理和回路群を有する請求項2記
    載のデータとクロックの位相調整回路。
  5. 【請求項5】 前記フリップフロップで構成する変化点
    検出手段が、 前記第2の遅延手段と、 前記1パルスの周期信号の立ち上がりで、遅延をかけた
    1パルスの周期信号を取り込むフリップフロップ回路群
    と、 前後隣り合うフリップフロップ回路の複数の出力から多
    数決で変化点を検出する論理回路群を有する請求項2記
    載のデータとクロックの位相調整回路。
  6. 【請求項6】 前記列カウンタ部が、 判定部のデータ位相を進ませるか、遅らせるかの位相調
    整信号を受け、列カウンタ値を+1または−1を行うU
    P/DNカウンタと、 前記列カウンタ値が予め設定されているオーバーフロー
    値になり、さらに列カウンタ値を+1する場合、UP/
    DNカウンタの値に前記1クロック長遅延段数値を減算
    する減算手段と、 前記列カウンタ値が予め設定されているアンダーフロー
    値になり、さらに列カウンタ値を−1する場合、UP/
    DNカウンタの値に前記1クロック長遅延段数値を加算
    する加算手段と、を有する請求項3記載のデータとクロ
    ックの位相調整回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272200B2 (en) 2002-12-24 2007-09-18 Hitachi, Ltd. Phase shifter, phase shifting method and skew compensation system for high-speed parallel signaling
KR101298179B1 (ko) * 2012-03-30 2013-08-20 실리콘알엔디(주) 가우시안 펄스 형태를 가지는 초광대역의 디지털 펄스 발생기

Cited By (2)

* Cited by examiner, † Cited by third party
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US7272200B2 (en) 2002-12-24 2007-09-18 Hitachi, Ltd. Phase shifter, phase shifting method and skew compensation system for high-speed parallel signaling
KR101298179B1 (ko) * 2012-03-30 2013-08-20 실리콘알엔디(주) 가우시안 펄스 형태를 가지는 초광대역의 디지털 펄스 발생기

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