JPH11313051A - データとクロックの位相調整回路 - Google Patents
データとクロックの位相調整回路Info
- Publication number
- JPH11313051A JPH11313051A JP10116871A JP11687198A JPH11313051A JP H11313051 A JPH11313051 A JP H11313051A JP 10116871 A JP10116871 A JP 10116871A JP 11687198 A JP11687198 A JP 11687198A JP H11313051 A JPH11313051 A JP H11313051A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- data
- unit
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 長い時間におけるクロックの変動や位相関係
の大きな変動に対し、物理量が限られてしまう遅延部で
あっても、データとクロックの位相関係を保証する位相
調整回路を提供する。 【解決手段】 データを多段数の第１の遅延手段により
遅延をかけ、複数の単位遅延位相差データをクロックで
取り込み、データの位相変化に対応して位相を進ませる
か、遅らせるかの位相調整信号を出力する位相調整回路
において、クロックまたはデータの位相変動により選択
される遅延段数が遅延段数の最大段数または最小段数を
越える場合に、遅延段数から最適な位相条件にジャンプ
する１クロック長遅延段数を求め、それにより位相調整
を行い、その時に起こるビットシフトをシフトレジスタ
によりシフトされたデータを選択することでデータのビ
ット抜けを防ぐ。
の大きな変動に対し、物理量が限られてしまう遅延部で
あっても、データとクロックの位相関係を保証する位相
調整回路を提供する。 【解決手段】 データを多段数の第１の遅延手段により
遅延をかけ、複数の単位遅延位相差データをクロックで
取り込み、データの位相変化に対応して位相を進ませる
か、遅らせるかの位相調整信号を出力する位相調整回路
において、クロックまたはデータの位相変動により選択
される遅延段数が遅延段数の最大段数または最小段数を
越える場合に、遅延段数から最適な位相条件にジャンプ
する１クロック長遅延段数を求め、それにより位相調整
を行い、その時に起こるビットシフトをシフトレジスタ
によりシフトされたデータを選択することでデータのビ
ット抜けを防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明はクロックに対するデ
ータの位相を調整してデータを取り込む位相調整回路に
関し、特にクロックの変動や位相関係の大きな変動に対
応する位相調整回路に関する。
ータの位相を調整してデータを取り込む位相調整回路に
関し、特にクロックの変動や位相関係の大きな変動に対
応する位相調整回路に関する。
【０００２】
【従来の技術】従来のデータとクロックの位相調整回路
では、一定時間内に位相調整を行うための時間を持ち、
その中でデータとクロックの位相を判断し位相を調整す
る方法がとられていた。そしてそれ以外の時間では、デ
ータとクロックの位相の調整は行わない回路となってい
る。たとえば、特開平４−２９３３３２号公報に示され
ている「ビット位相同期回路」がその一例である。
では、一定時間内に位相調整を行うための時間を持ち、
その中でデータとクロックの位相を判断し位相を調整す
る方法がとられていた。そしてそれ以外の時間では、デ
ータとクロックの位相の調整は行わない回路となってい
る。たとえば、特開平４−２９３３３２号公報に示され
ている「ビット位相同期回路」がその一例である。
【０００３】従来のデータとクロックの位相調整回路
は、一定周期毎に位相調整を必要とし、そのため位相調
整の間は有効なデータは伝送できない。また、ジッタ、
ワンダに対する耐量が低く、位相調整時間に調整した位
相も、データとクロックの双方のジッタまたはワンダの
量によっては、クロックとデータの位相関係が狂って位
相マージンが無くなり、その結果として取り込みデータ
を誤る不具合が生じる可能性が高い。
は、一定周期毎に位相調整を必要とし、そのため位相調
整の間は有効なデータは伝送できない。また、ジッタ、
ワンダに対する耐量が低く、位相調整時間に調整した位
相も、データとクロックの双方のジッタまたはワンダの
量によっては、クロックとデータの位相関係が狂って位
相マージンが無くなり、その結果として取り込みデータ
を誤る不具合が生じる可能性が高い。
【０００４】これに対応して、入力クロックによりデー
タを取り込むデータ受信回路において、位相同期をとる
ための同期パターンによる有効伝送レートの低下を抑
え、高速レートでのジッタ、ワンダに対する耐量を確保
できるデータとクロックの位相調整回路が提供されてい
る。
タを取り込むデータ受信回路において、位相同期をとる
ための同期パターンによる有効伝送レートの低下を抑
え、高速レートでのジッタ、ワンダに対する耐量を確保
できるデータとクロックの位相調整回路が提供されてい
る。
【０００５】このデータとクロックの位相調整回路は、
図５に示すように、入力クロックに対するデータの位相
を調整してデータを取り込むことを可能とするデータと
クロックの位相調整回路であって、遅延部１と、データ
シフタセレクタ部２と、判定部３と、列カウンタ部４０
と、行カウンタ部４１と調整後データ出力段フリップフ
ロップ部５とを備える。
図５に示すように、入力クロックに対するデータの位相
を調整してデータを取り込むことを可能とするデータと
クロックの位相調整回路であって、遅延部１と、データ
シフタセレクタ部２と、判定部３と、列カウンタ部４０
と、行カウンタ部４１と調整後データ出力段フリップフ
ロップ部５とを備える。
【０００６】遅延部１は、データの遅延位相を調整し、
異なる遅延量のデータを入力クロックで取り込んで複数
の単位遅延位相差データを出力する。データシフタセレ
クタ部２は、遅延部１から出力される複数の単位遅延位
相差データを受けて、データとクロックとの位相マージ
ンが適当な単位遅延位相差データを選択する。判定部３
は、遅延部１から出力される、複数の単位遅延位相差デ
ータの全てを受けて、データの変化する位置を観測し、
データの変化点とクロックの立ち上がりとが接近した場
合は、接近の状態に応じてデータ位相を進ませるか（ｕ
ｐ）、遅らせるか（ｄｏｗｎ）の位相調整信号を出力す
る。列カウンタ部４０は、判定部３から出力される、位
相調整信号を受けて、データシフタセレクタ部２の選択
回路の列（Ｒｏｗ）側の選択単位を決定するカウンタ信
号を出力し、判定部３から出力される、位相調整信号を
クロックで取り込んだ信号を出力する。行カウンタ部４
１は、列カウンタ部４０から出力された、位相調整信号
をクロックで取り込んだ信号を受けて、データシフタセ
レクタ部２の選択回路の行（ｃｏｌｕｍｎ）側の選択単
位を決定するカウンタ信号を出力する。調整後データ出
力段フリップフロップ部５は、データシフタセレクタ部
２で選択された出力信号を入力クロックで取り込んでデ
ータとして出力する。
異なる遅延量のデータを入力クロックで取り込んで複数
の単位遅延位相差データを出力する。データシフタセレ
クタ部２は、遅延部１から出力される複数の単位遅延位
相差データを受けて、データとクロックとの位相マージ
ンが適当な単位遅延位相差データを選択する。判定部３
は、遅延部１から出力される、複数の単位遅延位相差デ
ータの全てを受けて、データの変化する位置を観測し、
データの変化点とクロックの立ち上がりとが接近した場
合は、接近の状態に応じてデータ位相を進ませるか（ｕ
ｐ）、遅らせるか（ｄｏｗｎ）の位相調整信号を出力す
る。列カウンタ部４０は、判定部３から出力される、位
相調整信号を受けて、データシフタセレクタ部２の選択
回路の列（Ｒｏｗ）側の選択単位を決定するカウンタ信
号を出力し、判定部３から出力される、位相調整信号を
クロックで取り込んだ信号を出力する。行カウンタ部４
１は、列カウンタ部４０から出力された、位相調整信号
をクロックで取り込んだ信号を受けて、データシフタセ
レクタ部２の選択回路の行（ｃｏｌｕｍｎ）側の選択単
位を決定するカウンタ信号を出力する。調整後データ出
力段フリップフロップ部５は、データシフタセレクタ部
２で選択された出力信号を入力クロックで取り込んでデ
ータとして出力する。
【０００７】このデータとクロックの位相調整回路で
は、上述の回路構成によって、クロックとデータの位相
チェックを、データの変化の度に行う。このため、位相
調整用の特別なデータは必要なく、位相調整用のデータ
時間は不要となっている。
は、上述の回路構成によって、クロックとデータの位相
チェックを、データの変化の度に行う。このため、位相
調整用の特別なデータは必要なく、位相調整用のデータ
時間は不要となっている。
【０００８】
【発明が解決しようとする課題】しかし、高速なデータ
をＬＳＩ間や装置間で伝送を行う場合、伝送路上でクロ
ックとデータの位相関係は一般的に一致している保証は
ない。このような場合、ＬＳＩ間や装置間で位相調整回
路により高速のデータの位相を合わせて伝送を行うが、
長い時間におけるクロックの変動や位相関係の大きな変
動に対し、物理量が限られてしまう遅延部の中で、デー
タとクロックの位相関係を保証する必要がある。
をＬＳＩ間や装置間で伝送を行う場合、伝送路上でクロ
ックとデータの位相関係は一般的に一致している保証は
ない。このような場合、ＬＳＩ間や装置間で位相調整回
路により高速のデータの位相を合わせて伝送を行うが、
長い時間におけるクロックの変動や位相関係の大きな変
動に対し、物理量が限られてしまう遅延部の中で、デー
タとクロックの位相関係を保証する必要がある。
【０００９】更に、クロックまたは入力データの位相変
動により選択される遅延段数が、データシフタセレクタ
部の選択回路の列側カウンタの最大値または最小値を越
える場合に起こるビットシフトをシフトレジスタにより
シフトされたデータを選択することでビット抜けを引き
起こす恐れがある。
動により選択される遅延段数が、データシフタセレクタ
部の選択回路の列側カウンタの最大値または最小値を越
える場合に起こるビットシフトをシフトレジスタにより
シフトされたデータを選択することでビット抜けを引き
起こす恐れがある。
【００１０】本発明の目的は長い時間におけるクロック
の変動や位相関係の大きな変動に対し、物理量が限られ
てしまう遅延部であっても、データとクロックの位相関
係を保証する位相調整回路を提供することである。
の変動や位相関係の大きな変動に対し、物理量が限られ
てしまう遅延部であっても、データとクロックの位相関
係を保証する位相調整回路を提供することである。
【００１１】
【課題を解決するための手段】本発明のデータとクロッ
クの位相調整回路は、１クロック長遅延段数を測定でき
る１クロック長判別手段をもうけることで実現する。
クの位相調整回路は、１クロック長遅延段数を測定でき
る１クロック長判別手段をもうけることで実現する。
【００１２】本発明のデータとクロックの位相調整回路
は、データとクロックの位相を自動的に調整する位相調
整回路であって、データを多段数の第１の遅延手段によ
り遅延をかけ、複数の単位遅延位相差データをクロック
で取り込み、データの位相変化に対応して位相を進ませ
るか、遅らせるかの位相調整信号を出力し、クロックに
対し最適な位相を選択するデータとクロックの位相調整
回路において、クロックまたはデータの位相変動により
選択される遅延段数が第１の遅延手段により構成する遅
延段数の最大段数または最小段数を越える場合に、第２
の遅延手段により最適な位相遅延段数にジャンプする遅
延段数である１クロック長遅延段数を判別する１クロッ
ク長判別手段と、１クロック長遅延段数を受け、第１の
遅延手段の出力の値からクロックに対し最適な位相条件
にある遅延段数を選択する選択手段を有し、遅延段数の
最大段数または最小段数を越える場合に起こるデータの
ビット抜けを防ぐことを特徴とする。
は、データとクロックの位相を自動的に調整する位相調
整回路であって、データを多段数の第１の遅延手段によ
り遅延をかけ、複数の単位遅延位相差データをクロック
で取り込み、データの位相変化に対応して位相を進ませ
るか、遅らせるかの位相調整信号を出力し、クロックに
対し最適な位相を選択するデータとクロックの位相調整
回路において、クロックまたはデータの位相変動により
選択される遅延段数が第１の遅延手段により構成する遅
延段数の最大段数または最小段数を越える場合に、第２
の遅延手段により最適な位相遅延段数にジャンプする遅
延段数である１クロック長遅延段数を判別する１クロッ
ク長判別手段と、１クロック長遅延段数を受け、第１の
遅延手段の出力の値からクロックに対し最適な位相条件
にある遅延段数を選択する選択手段を有し、遅延段数の
最大段数または最小段数を越える場合に起こるデータの
ビット抜けを防ぐことを特徴とする。
【００１３】また、１クロック長判別手段は、クロック
と同期してクロックの立ち上がり毎に動作するカウンタ
手段と、そのカウント値をデコードするデコード手段
と、デコード手段により生成される１パルスの周期信号
を第１の遅延手段と同じ多段数の第２の遅延手段により
遅延をかけ、第２の遅延手段の出力から１パルスの周期
信号の変化点を検出する変化点検出手段と、検出された
値をコード化するエンコード手段と、エンコードされた
値を積分する積分手段とを有する。
と同期してクロックの立ち上がり毎に動作するカウンタ
手段と、そのカウント値をデコードするデコード手段
と、デコード手段により生成される１パルスの周期信号
を第１の遅延手段と同じ多段数の第２の遅延手段により
遅延をかけ、第２の遅延手段の出力から１パルスの周期
信号の変化点を検出する変化点検出手段と、検出された
値をコード化するエンコード手段と、エンコードされた
値を積分する積分手段とを有する。
【００１４】また、１クロック長遅延段数を受け、第１
の遅延手段の出力の値からクロックに対し最適な位相条
件にある遅延段数を選択する選択手段は、第１の遅延手
段から出力される複数の単位遅延位相差データを受け
て、データとクロックとの位相マージンが適当な単位遅
延位相差データを選択するデータシフタセレクタ部と、
第１の遅延手段から出力される、複数の単位遅延位相差
データの全てを受けて、データ位相を進ませるか、遅ら
せるかの位相調整信号を出力する判定部と、判定部から
の位相調整信号と１クロック長判別手段からの１クロッ
ク長遅延段数とクロックを受けて、データシフタセレク
タ部の選択回路の列側の選択単位を決定するカウンタ信
号をデータシフタセレクタ部と判定部に出力し、判定部
からの位相調整信号をクロックで取り込んで出力する列
カウンタ部と、列カウンタ部からのクロックで取り込ん
だ位相調整信号を受けて、データシフタセレクタ部の選
択回路の行側の選択単位を決定するカウンタ信号を出力
する行カウンタ部とを有する。
の遅延手段の出力の値からクロックに対し最適な位相条
件にある遅延段数を選択する選択手段は、第１の遅延手
段から出力される複数の単位遅延位相差データを受け
て、データとクロックとの位相マージンが適当な単位遅
延位相差データを選択するデータシフタセレクタ部と、
第１の遅延手段から出力される、複数の単位遅延位相差
データの全てを受けて、データ位相を進ませるか、遅ら
せるかの位相調整信号を出力する判定部と、判定部から
の位相調整信号と１クロック長判別手段からの１クロッ
ク長遅延段数とクロックを受けて、データシフタセレク
タ部の選択回路の列側の選択単位を決定するカウンタ信
号をデータシフタセレクタ部と判定部に出力し、判定部
からの位相調整信号をクロックで取り込んで出力する列
カウンタ部と、列カウンタ部からのクロックで取り込ん
だ位相調整信号を受けて、データシフタセレクタ部の選
択回路の行側の選択単位を決定するカウンタ信号を出力
する行カウンタ部とを有する。
【００１５】更に、列カウンタ部は、判定部の位相調整
信号を受け、列カウンタ値を＋１または−１を行うＵＰ
／ＤＮカウンタと、列カウンタ値が予め設定されている
オーバーフロー値になり、さらに列カウンタ値を＋１す
る場合、ＵＰ／ＤＮカウンタの値に１クロック長遅延段
数値を減算する減算手段と、列カウンタ値が予め設定さ
れているアンダーフロー値になり、さらに列カウンタ値
を−１する場合、ＵＰ／ＤＮカウンタの値に１クロック
長遅延段数値を加算する加算手段とを有する。
信号を受け、列カウンタ値を＋１または−１を行うＵＰ
／ＤＮカウンタと、列カウンタ値が予め設定されている
オーバーフロー値になり、さらに列カウンタ値を＋１す
る場合、ＵＰ／ＤＮカウンタの値に１クロック長遅延段
数値を減算する減算手段と、列カウンタ値が予め設定さ
れているアンダーフロー値になり、さらに列カウンタ値
を−１する場合、ＵＰ／ＤＮカウンタの値に１クロック
長遅延段数値を加算する加算手段とを有する。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の位
相調整回路の構成を示すブロック図、図２は、図１の位
相調整部のデータシフタセレクタ部の回路図、図３は、
図１の位相調整部の列カウンタ部の回路図、図４は図１
の１クロック長判別部の変化点検出部の回路における各
部の位相波形を示す図である。
て図面を参照して詳細に説明する。図１は、本発明の位
相調整回路の構成を示すブロック図、図２は、図１の位
相調整部のデータシフタセレクタ部の回路図、図３は、
図１の位相調整部の列カウンタ部の回路図、図４は図１
の１クロック長判別部の変化点検出部の回路における各
部の位相波形を示す図である。
【００１７】本発明の位相調整回路は、大きな構成とし
て１クロック長判別部１０と位相調整部２０を備えてい
る。
て１クロック長判別部１０と位相調整部２０を備えてい
る。
【００１８】まず、位相調整部２０は、入力されるデー
タとクロックの位相を、多段の遅延部２１により遅延を
かけたデータをフリップフロップ（以降Ｆ／Ｆと称す）
にて取り込み、判定部２２とデータシフタセレクタ部２
３に出力する遅延部２１と、遅延部２１の出力からクロ
ックの立ち上がりに対するデータの変化位置を決定し、
データ位相を進ませる「ｕｐ」信号か遅らせる「ｄｏｗ
ｎ」信号を出力する判定部２２と、この「ｕｐ」信号ま
たは「ｄｏｗｎ」信号を受け、列カウンタ値を１つ前
進、１つ後退または変化無しとして判定部２２及びデー
タシフタセレクタ部２３に送出し、さらに判定部２２か
ら受けた「ｕｐ」信号および「ｄｏｗｎ」信号を各々ク
ロックで取り込み直して「ＣＵＰ」信号および「ＣＤ
Ｎ」信号として行カウンタ部２５へ送出し、１クロック
長判別部１０からの１クロック長遅延段数によりカウン
タ値がオーバーフローまたはアンダーフローするときに
カウンタ値を「列カウンタ最大値―１クロック長遅延段
数」、または「列カウンタ最小値＋１クロック長遅延段
数」とする列カウンタ部２４と、上記「ＣＵＰ」信号、
「ＣＤＮ」信号を受けて行カウンタ値を１つ前進、１つ
後退または変化無しとして、データシフタセレクタ部２
３に送出する行カウンタ部２４と、単位遅延用Ｆ／Ｆの
アレイとセレクタ群で構成され遅延部２１から出力され
たデータと、列カウンタ値と行カウンタ値を基に、クロ
ックの立ち上がりに対するデータの変化点がビット誤り
を発生しない位相となるための遅延データを選択し「Ｄ
ＯＵＴ」として出力するデータシフタセレクタ部２３に
より構成される。
タとクロックの位相を、多段の遅延部２１により遅延を
かけたデータをフリップフロップ（以降Ｆ／Ｆと称す）
にて取り込み、判定部２２とデータシフタセレクタ部２
３に出力する遅延部２１と、遅延部２１の出力からクロ
ックの立ち上がりに対するデータの変化位置を決定し、
データ位相を進ませる「ｕｐ」信号か遅らせる「ｄｏｗ
ｎ」信号を出力する判定部２２と、この「ｕｐ」信号ま
たは「ｄｏｗｎ」信号を受け、列カウンタ値を１つ前
進、１つ後退または変化無しとして判定部２２及びデー
タシフタセレクタ部２３に送出し、さらに判定部２２か
ら受けた「ｕｐ」信号および「ｄｏｗｎ」信号を各々ク
ロックで取り込み直して「ＣＵＰ」信号および「ＣＤ
Ｎ」信号として行カウンタ部２５へ送出し、１クロック
長判別部１０からの１クロック長遅延段数によりカウン
タ値がオーバーフローまたはアンダーフローするときに
カウンタ値を「列カウンタ最大値―１クロック長遅延段
数」、または「列カウンタ最小値＋１クロック長遅延段
数」とする列カウンタ部２４と、上記「ＣＵＰ」信号、
「ＣＤＮ」信号を受けて行カウンタ値を１つ前進、１つ
後退または変化無しとして、データシフタセレクタ部２
３に送出する行カウンタ部２４と、単位遅延用Ｆ／Ｆの
アレイとセレクタ群で構成され遅延部２１から出力され
たデータと、列カウンタ値と行カウンタ値を基に、クロ
ックの立ち上がりに対するデータの変化点がビット誤り
を発生しない位相となるための遅延データを選択し「Ｄ
ＯＵＴ」として出力するデータシフタセレクタ部２３に
より構成される。
【００１９】次に、１クロック長判別部１０は、クロッ
クの立ち上がり毎にカウント値を＋１していきカウント
値が最大値になると初期値にもどしカウント値を＋１し
ていくカウンタ部１１と、入力されるカウント値が、あ
る値をとった時に“Ｌ”レベルを出力し、それ以外の時
は“Ｈ”レベルの１パルスの周期信号を出力するデコー
ダ部１２と、１パルスの周期信号を位相調整部２０の遅
延部２１と同じ多段の遅延部１３１にて遅延をかけ、そ
れぞれの遅延部１３１の出力を１パルスの遅延部１３１
の立ち上がりで取り込むＦ／Ｆ１３２で取り込み、各Ｆ
／Ｆ１３２の出力よりレベル変化を検出する論理回路１
３３で１パルスの周期信号の立ち下がり位置を検出する
変化点検出部１３と、変化点検出部１３からの出力より
ジャンプ段数をコード化するエンコーダ部１４と、ある
時間により、コード化された値を積分し１クロック長遅
延段数値を位相調整部２０へ出力する積分部１５により
構成される。
クの立ち上がり毎にカウント値を＋１していきカウント
値が最大値になると初期値にもどしカウント値を＋１し
ていくカウンタ部１１と、入力されるカウント値が、あ
る値をとった時に“Ｌ”レベルを出力し、それ以外の時
は“Ｈ”レベルの１パルスの周期信号を出力するデコー
ダ部１２と、１パルスの周期信号を位相調整部２０の遅
延部２１と同じ多段の遅延部１３１にて遅延をかけ、そ
れぞれの遅延部１３１の出力を１パルスの遅延部１３１
の立ち上がりで取り込むＦ／Ｆ１３２で取り込み、各Ｆ
／Ｆ１３２の出力よりレベル変化を検出する論理回路１
３３で１パルスの周期信号の立ち下がり位置を検出する
変化点検出部１３と、変化点検出部１３からの出力より
ジャンプ段数をコード化するエンコーダ部１４と、ある
時間により、コード化された値を積分し１クロック長遅
延段数値を位相調整部２０へ出力する積分部１５により
構成される。
【００２０】次に、本回路の動作を説明する。
【００２１】位相調整部２０は、動作概要として遅延部
２１から出力される“異なる遅延量のデータをクロック
で取り込んだ出力”である単位遅延位相差データを選択
する。その選択したデータの位相とクロックの位相との
関係を判定部２２により監視する。その結果、現在選択
している遅延部２１のデータとクロックとの位相マージ
ンが少なくなると、判定部２２の指示に基づいて、列カ
ウンタ部２４、行カウンタ部２５に位相調整を指示す
る。列カウンタ部２４、行カウンタ部２５で指定される
信号によってデータシフタセレクタ部２３の選択回路で
選択信号を変更することによりクロックに対するデータ
の位相マージンを増加させる。
２１から出力される“異なる遅延量のデータをクロック
で取り込んだ出力”である単位遅延位相差データを選択
する。その選択したデータの位相とクロックの位相との
関係を判定部２２により監視する。その結果、現在選択
している遅延部２１のデータとクロックとの位相マージ
ンが少なくなると、判定部２２の指示に基づいて、列カ
ウンタ部２４、行カウンタ部２５に位相調整を指示す
る。列カウンタ部２４、行カウンタ部２５で指定される
信号によってデータシフタセレクタ部２３の選択回路で
選択信号を変更することによりクロックに対するデータ
の位相マージンを増加させる。
【００２２】遅延部２１は、データ入力を多段の遅延部
２１により、遅延をかけ各遅延部２１の出力をＦ／Ｆに
て同一クロックで取り込むことで、異なる遅延を通った
データつまり、入力データの位相の異なった出力データ
を得ることができる。判定部２２では、遅延部２２の出
力データの変化する位置を検出し、データの変化点がク
ロックの立ち上がりタイミングが近いか否かを検出し、
検出の結果、クロックの立ち上がりとデータの変化のタ
イミングが近い場合は、データの位相変化を指示する信
号を出力する。本来のデータに対し前の遅延位相でデー
タの変化を検出した場合は位相を遅らせる「ｕｐ」信号
を出力し、本来のデータに対し後の遅延位相でデータの
変化を検出した場合は位相を進ませる「ｄｏｗｎ」信号
を出力する。
２１により、遅延をかけ各遅延部２１の出力をＦ／Ｆに
て同一クロックで取り込むことで、異なる遅延を通った
データつまり、入力データの位相の異なった出力データ
を得ることができる。判定部２２では、遅延部２２の出
力データの変化する位置を検出し、データの変化点がク
ロックの立ち上がりタイミングが近いか否かを検出し、
検出の結果、クロックの立ち上がりとデータの変化のタ
イミングが近い場合は、データの位相変化を指示する信
号を出力する。本来のデータに対し前の遅延位相でデー
タの変化を検出した場合は位相を遅らせる「ｕｐ」信号
を出力し、本来のデータに対し後の遅延位相でデータの
変化を検出した場合は位相を進ませる「ｄｏｗｎ」信号
を出力する。
【００２３】列カウンタ部２４は、図２に示すように、
判定部２２の「ｕｐ」、「ｄｏｗｎ」信号を受け、列カ
ウンタ値を＋１または−１を行う。そして列カウンタ値
がオーバーフロー値（最大値）になり、さらに「ｕｐ」
を受けた場合オーバーフローとなりＵＰ／ＤＮカウンタ
の値を「列カウンタ最大値−１クロック長遅延段数値」
の値にロードし、行カウンタを＋１動作させるＣＵＰ信
号を出力する。また列カウンタ値がアンダーフロー値
（最小値）となりさらに「ｄｏｗｎ」信号を受けた場合
アンダーフローとなりＵＰ／ＤＮカウンタの値を「列カ
ウンタ最小値＋１クロック長遅延段数値」とし、行カウ
ンタを−１動作させるＣＤＮ信号を出力する。
判定部２２の「ｕｐ」、「ｄｏｗｎ」信号を受け、列カ
ウンタ値を＋１または−１を行う。そして列カウンタ値
がオーバーフロー値（最大値）になり、さらに「ｕｐ」
を受けた場合オーバーフローとなりＵＰ／ＤＮカウンタ
の値を「列カウンタ最大値−１クロック長遅延段数値」
の値にロードし、行カウンタを＋１動作させるＣＵＰ信
号を出力する。また列カウンタ値がアンダーフロー値
（最小値）となりさらに「ｄｏｗｎ」信号を受けた場合
アンダーフローとなりＵＰ／ＤＮカウンタの値を「列カ
ウンタ最小値＋１クロック長遅延段数値」とし、行カウ
ンタを−１動作させるＣＤＮ信号を出力する。
【００２４】行カウンタ部２５は、列カウントから入力
されるＣＵＰ信号とＣＤＮ信号をもとに行カウンタ値を
＋１または−１させる。
されるＣＵＰ信号とＣＤＮ信号をもとに行カウンタ値を
＋１または−１させる。
【００２５】データシフタセレクタ部は、図３に示すよ
うに、行カウンタ値と列カウンタ値をもとに、単位遅延
用Ｆ／Ｆのデータ出力を選択し、「ＤＯＵＴ」として後
段へ出力する。このとき選択されたデータというのは、
判定部２２でデータとクロックの位相関係をクロックの
立ち上がりで見て、安全に取り込むことができるデータ
をとることになるので、これらで位相調整を行う。
うに、行カウンタ値と列カウンタ値をもとに、単位遅延
用Ｆ／Ｆのデータ出力を選択し、「ＤＯＵＴ」として後
段へ出力する。このとき選択されたデータというのは、
判定部２２でデータとクロックの位相関係をクロックの
立ち上がりで見て、安全に取り込むことができるデータ
をとることになるので、これらで位相調整を行う。
【００２６】１クロック長判別部１０は、１パルスの周
期信号をカウンタ部１１とデコーダ部１２により作成
し、変化点検出部１３において、図４に示すように１パ
ルスの周期信号の立ち上がりで、遅延をかけた１パルス
の周期信号を取り込み、隣り合うＦ／Ｆの出力を照合す
ることで変化点を見つけることができる。そして、その
変化点が、１パルス分の遅延量を示すこととなり、その
段数が１クロック長遅延段数となる。こうして得られた
１クロック長遅延段数を位相調整部２０で使用するため
にコード化し、また短い時間でコード値がばらつくのを
押さえるために積分器１５で、時間的に１クロック長遅
延段数を平均化する。
期信号をカウンタ部１１とデコーダ部１２により作成
し、変化点検出部１３において、図４に示すように１パ
ルスの周期信号の立ち上がりで、遅延をかけた１パルス
の周期信号を取り込み、隣り合うＦ／Ｆの出力を照合す
ることで変化点を見つけることができる。そして、その
変化点が、１パルス分の遅延量を示すこととなり、その
段数が１クロック長遅延段数となる。こうして得られた
１クロック長遅延段数を位相調整部２０で使用するため
にコード化し、また短い時間でコード値がばらつくのを
押さえるために積分器１５で、時間的に１クロック長遅
延段数を平均化する。
【００２７】変化点検出部１３は、位相調整部２０の遅
延部２１の遅延段数と同じ遅延部１３１と、１パルスの
周期信号の立ち上がりで、遅延をかけた１パルスの周期
信号を取り込むフリップフロップ回路群１３２と、隣り
合うフリップフロップ回路の出力を照合することで変化
点を検出する排他論理和回路群１３３により構成されて
いる。
延部２１の遅延段数と同じ遅延部１３１と、１パルスの
周期信号の立ち上がりで、遅延をかけた１パルスの周期
信号を取り込むフリップフロップ回路群１３２と、隣り
合うフリップフロップ回路の出力を照合することで変化
点を検出する排他論理和回路群１３３により構成されて
いる。
【００２８】また、他の実施例では、変化点検出部１３
は、位相調整部２０の遅延部２１の遅延段数と同じ遅延
部１３１と、１パルスの周期信号の立ち上がりで、遅延
をかけた１パルスの周期信号を取り込むフリップフロッ
プ回路群１３２と、前後に隣り合うフリップフロップ回
路３個の出力から多数決で変化点を検出する論理回路群
により構成されていても良い。
は、位相調整部２０の遅延部２１の遅延段数と同じ遅延
部１３１と、１パルスの周期信号の立ち上がりで、遅延
をかけた１パルスの周期信号を取り込むフリップフロッ
プ回路群１３２と、前後に隣り合うフリップフロップ回
路３個の出力から多数決で変化点を検出する論理回路群
により構成されていても良い。
【００２９】そして、位相調整部２０は、１クロック長
判別部１０により得られた１クロック長遅延段数値を図
２、３に示す回路構成にて、列カウンタ値がオーバーフ
ローするときには「列カウンタ最大値―１クロック長遅
延段数値」、またアンダーフローするときは「列カウン
タ最小値＋１クロック長遅延段数値」と言う動作をする
ことで、単位遅延用フリップフロップを１クロック長遅
延段数分ずれたデータを選択し、そのことが、１クロッ
ク分ジャンプしたことになる。
判別部１０により得られた１クロック長遅延段数値を図
２、３に示す回路構成にて、列カウンタ値がオーバーフ
ローするときには「列カウンタ最大値―１クロック長遅
延段数値」、またアンダーフローするときは「列カウン
タ最小値＋１クロック長遅延段数値」と言う動作をする
ことで、単位遅延用フリップフロップを１クロック長遅
延段数分ずれたデータを選択し、そのことが、１クロッ
ク分ジャンプしたことになる。
【００３０】
【発明の効果】本発明により、従来の位相調整回路では
ジャンプが発生したときに、データとクロックの保証が
できていなかったものが、１クロック長を判定すること
で、データとクロックの位相関係を保証できると言う効
果がある。
ジャンプが発生したときに、データとクロックの保証が
できていなかったものが、１クロック長を判定すること
で、データとクロックの位相関係を保証できると言う効
果がある。
【００３１】更に、本発明により、１クロック長を同じ
信号でＦ／Ｆで取り込むことで、時間によりゆっくり変
化する温度や電源電圧等の変化が発生しても正しい段数
値を得ることができるという効果を有する。
信号でＦ／Ｆで取り込むことで、時間によりゆっくり変
化する温度や電源電圧等の変化が発生しても正しい段数
値を得ることができるという効果を有する。
【図１】本発明のデータとクロックの位相調整回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の位相調整部の列カウンタ部の構成を示す
ブロック図である。
ブロック図である。
【図３】図１の位相調整部のデータシフタセレクタ部の
構成を示すブロック図である。。
構成を示すブロック図である。。
【図４】図１の１クロック長判別部の変化点検出部の回
路における各部の位相波形を示す図である。
路における各部の位相波形を示す図である。
【図５】従来の位相調整回路の構成を示すブロック図で
ある。
ある。
１０ １クロック長判別部 １１ カウンタ部 １２ デコーダ部 １３ 変化点検出部 １３１ 遅延部 １３２ Ｆ／Ｆ回路 １３３ 排他論理和回路 １４ エンコーダ部 １５ 積分器 ２０ 位相調整部 ２１ 遅延部 ２２ 判定部 ２３ データシフタセレクタ部 ２４ 列カウンタ部 ２５ 行カウンタ部
Claims (6)
- 【請求項１】 データを多段数の第１の遅延手段により
遅延をかけ、複数の単位遅延位相差データをクロックで
取り込み、データの位相変化に対応して位相を進ませる
か、遅らせるかの信号を出力し、クロックに対し最適な
位相を選択するデータとクロックの位相調整回路におい
て、 クロックまたはデータの位相変動により選択される遅延
段数が前記第１の遅延手段により構成する遅延段数の最
大段数または最小段数を越える場合に、第２の遅延手段
により最適な位相遅延段数にジャンプする遅延段数であ
る１クロック長遅延段数を判別する１クロック長判別手
段と、 前記１クロック長遅延段数を受け、前記第１の遅延手段
の出力の値からクロックに対し最適な位相条件にある遅
延段数を選択する選択手段を有し、 遅延段数の最大段数または最小段数を越える場合に起こ
るデータのビット抜けを防ぐことを特徴とするデータと
クロックの位相調整回路。 - 【請求項２】 前記１クロック長判別手段が、 前記クロックと同期してクロックの立ち上がり毎に動作
するカウンタ手段と、 前記カウンタ手段の出力であるカウント値をデコードす
るデコード手段と、 前記デコード手段により生成される１パルスの周期信号
と、前記周期信号を前記第１の遅延手段と同じ多段数の
第２の遅延手段により遅延をかけ、第２の遅延手段の出
力から１パルスの周期信号の変化点を検出する変化点検
出手段と、 検出された値をコード化するエンコード手段と、 エンコードされた値を時間単位で積分を行う積分手段
と、を有する請求項１記載のデータとクロックの位相調
整回路。 - 【請求項３】 前記１クロック長遅延段数を受け、前記
第１の遅延手段の出力の値からクロックに対し最適な位
相条件にある遅延段数を選択する選択手段が、 前記第１の遅延手段から出力される複数の前記単位遅延
位相差データを受けて、データとクロックとの位相マー
ジンが適当な単位遅延位相差データを選択するデータシ
フタセレクタ部と、 前記第１の遅延手段から出力される、複数の前記単位遅
延位相差データの全てを受けて、データ位相を進ませる
か、遅らせるかの位相調整信号を出力する判定部と、 前記判定部からの位相調整信号と前記１クロック長判別
手段からの１クロック長遅延段数とクロックを受けて、
前記データシフタセレクタ部の選択回路の列側の選択単
位を決定するカウンタ信号を前記データシフタセレクタ
部と前記判定部に出力し、前記判定部からの位相調整信
号をクロックで取り込んで出力する列カウンタ部と、 前記列カウンタ部からのクロックで取り込んだ位相調整
信号を受けて、前記データシフタセレクタ部の選択回路
の行側の選択単位を決定するカウンタ信号を出力する行
カウンタ部と、を有する請求項１記載のデータとクロッ
クの位相調整回路。 - 【請求項４】 前記フリップフロップで構成する変化点
検出手段が、 前記第２の遅延手段と、 前記１パルスの周期信号の立ち上がりで、遅延をかけた
１パルスの周期信号を取り込むフリップフロップ回路群
と、 隣り合うフリップフロップ回路の出力を照合することで
変化点を検出する排他論理和回路群を有する請求項２記
載のデータとクロックの位相調整回路。 - 【請求項５】 前記フリップフロップで構成する変化点
検出手段が、 前記第２の遅延手段と、 前記１パルスの周期信号の立ち上がりで、遅延をかけた
１パルスの周期信号を取り込むフリップフロップ回路群
と、 前後隣り合うフリップフロップ回路の複数の出力から多
数決で変化点を検出する論理回路群を有する請求項２記
載のデータとクロックの位相調整回路。 - 【請求項６】 前記列カウンタ部が、 判定部のデータ位相を進ませるか、遅らせるかの位相調
整信号を受け、列カウンタ値を＋１または−１を行うＵ
Ｐ／ＤＮカウンタと、 前記列カウンタ値が予め設定されているオーバーフロー
値になり、さらに列カウンタ値を＋１する場合、ＵＰ／
ＤＮカウンタの値に前記１クロック長遅延段数値を減算
する減算手段と、 前記列カウンタ値が予め設定されているアンダーフロー
値になり、さらに列カウンタ値を−１する場合、ＵＰ／
ＤＮカウンタの値に前記１クロック長遅延段数値を加算
する加算手段と、を有する請求項３記載のデータとクロ
ックの位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10116871A JP3127882B2 (ja) | 1998-04-27 | 1998-04-27 | データとクロックの位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10116871A JP3127882B2 (ja) | 1998-04-27 | 1998-04-27 | データとクロックの位相調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11313051A true JPH11313051A (ja) | 1999-11-09 |
| JP3127882B2 JP3127882B2 (ja) | 2001-01-29 |
Family
ID=14697703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10116871A Expired - Fee Related JP3127882B2 (ja) | 1998-04-27 | 1998-04-27 | データとクロックの位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127882B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7272200B2 (en) | 2002-12-24 | 2007-09-18 | Hitachi, Ltd. | Phase shifter, phase shifting method and skew compensation system for high-speed parallel signaling |
| KR101298179B1 (ko) * | 2012-03-30 | 2013-08-20 | 실리콘알엔디(주) | 가우시안 펄스 형태를 가지는 초광대역의 디지털 펄스 발생기 |
-
1998
- 1998-04-27 JP JP10116871A patent/JP3127882B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7272200B2 (en) | 2002-12-24 | 2007-09-18 | Hitachi, Ltd. | Phase shifter, phase shifting method and skew compensation system for high-speed parallel signaling |
| KR101298179B1 (ko) * | 2012-03-30 | 2013-08-20 | 실리콘알엔디(주) | 가우시안 펄스 형태를 가지는 초광대역의 디지털 펄스 발생기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3127882B2 (ja) | 2001-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5778214A (en) | Bit-phase aligning circuit | |
| JP3758953B2 (ja) | スキュー補正装置 | |
| US6278755B1 (en) | Bit synchronization circuit | |
| US7495487B2 (en) | Delay-locked loop (DLL) system for determining forward clock path delay | |
| US20100150290A1 (en) | Clock-Data Recovery ("CDR") Circuit, Apparatus And Method For Variable Frequency Data | |
| US5056114A (en) | Method and apparatus for decoding Manchester encoded data | |
| US7359474B2 (en) | Clock recovery circuit and clock-recovering filter circuit | |
| US6167526A (en) | Method and apparatus for synchronizing a decoder circuit with a phase-encoded data signal in a data storage device | |
| JP3127882B2 (ja) | データとクロックの位相調整回路 | |
| KR19980024978A (ko) | 패턴결합장치 | |
| US4628519A (en) | Digital phase-locked loop circuit | |
| JP5061498B2 (ja) | ジッタ補正方法及び回路 | |
| US6885681B2 (en) | Bit rate converter with controlled stuffing rate | |
| JPH0888624A (ja) | シリアルデジタル信号の標本化方法 | |
| US20030215038A1 (en) | Jitter-resistant serial data receiving circuit | |
| JPH08340325A (ja) | 高速データ受信回路 | |
| JP2710525B2 (ja) | ジッタ抑制回路 | |
| JP2004260321A (ja) | 同期検出回路、同期検出方法 | |
| US11750210B2 (en) | Semiconductor device and decoding methods | |
| JP2000250651A (ja) | クロックとデータ間のスキューを補正する方式 | |
| JP2891535B2 (ja) | ディジタル・フェーズ・ロック・ループ・デコーダ | |
| JPH11331140A (ja) | フレーム同期回路 | |
| JP2611722B2 (ja) | エラーフラグ出力回路 | |
| JP3177394B2 (ja) | ディジタルｐｌｌ回路 | |
| JP3371066B2 (ja) | ビット位相同期回路およびビット位相同期方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |