JPH11331140A - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JPH11331140A JPH11331140A JP10133778A JP13377898A JPH11331140A JP H11331140 A JPH11331140 A JP H11331140A JP 10133778 A JP10133778 A JP 10133778A JP 13377898 A JP13377898 A JP 13377898A JP H11331140 A JPH11331140 A JP H11331140A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 フレーム同期引込み時間及び誤同期率を悪化
させることなく、高速ディジタル信号を取扱うデバイス
を最小に留め、装置の低価格化及び部品の入手性の向上
と装置の低消費電力化と発熱量の減少とを図れるフレー
ム同期回路を提供する。 【解決手段】 同期ワード判定器１１〜１４は直並列変
換回路２で変換された４列の低速ディジタル信号からフ
レーム同期を判定する。オア回路１５は同期ワード判定
器１１〜１４各々出力を合成し、アパーチャ回路１７は
その合成出力に対してアパーチャをかける。選択回路１
６は同期確立後、見かけ上の同期ワードの変化に対応す
る出力のみを取出す。フレームカウンタ回路２２はナロ
ーアパーチャをかける際に次フレームの所定位置を推定
する。先頭位置合せ／列入替え回路２３は選択回路１６
の出力に対してデータの先頭位置合せ及び列入替えを行
う。
させることなく、高速ディジタル信号を取扱うデバイス
を最小に留め、装置の低価格化及び部品の入手性の向上
と装置の低消費電力化と発熱量の減少とを図れるフレー
ム同期回路を提供する。 【解決手段】 同期ワード判定器１１〜１４は直並列変
換回路２で変換された４列の低速ディジタル信号からフ
レーム同期を判定する。オア回路１５は同期ワード判定
器１１〜１４各々出力を合成し、アパーチャ回路１７は
その合成出力に対してアパーチャをかける。選択回路１
６は同期確立後、見かけ上の同期ワードの変化に対応す
る出力のみを取出す。フレームカウンタ回路２２はナロ
ーアパーチャをかける際に次フレームの所定位置を推定
する。先頭位置合せ／列入替え回路２３は選択回路１６
の出力に対してデータの先頭位置合せ及び列入替えを行
う。
Description
【０００１】
【発明の属する技術分野】本発明はフレーム同期回路に
関し、特にディジタル信号伝送装置における高速ディジ
タル信号のフレーム同期回路に関する。
関し、特にディジタル信号伝送装置における高速ディジ
タル信号のフレーム同期回路に関する。
【０００２】
【従来の技術】従来、フレーム同期回路においては、図
６に示すように、同期ワード判定器６１と、アパーチャ
回路６２と、インバータ回路６３と、後方保護回路６４
と、前方保護回路６５と、フリップフロップ回路６６
と、フレームカウンタ回路６７とから構成されている。
６に示すように、同期ワード判定器６１と、アパーチャ
回路６２と、インバータ回路６３と、後方保護回路６４
と、前方保護回路６５と、フリップフロップ回路６６
と、フレームカウンタ回路６７とから構成されている。
【０００３】判定器６１は入力されるフレーム内に付加
された同期ワード［ＳＷ（ＳｙｎｃＷｏｒｄ）］を自回
路内に保持した同期ワードと比較してフレーム同期を判
定する。アパーチャ回路６２は判定器６１の出力に対し
てアパーチャをかける。フレームカウンタ回路６７はア
パーチャ回路６２でアパーチャをかける際に次に受信さ
れるフレームの所定位置を推定する。
された同期ワード［ＳＷ（ＳｙｎｃＷｏｒｄ）］を自回
路内に保持した同期ワードと比較してフレーム同期を判
定する。アパーチャ回路６２は判定器６１の出力に対し
てアパーチャをかける。フレームカウンタ回路６７はア
パーチャ回路６２でアパーチャをかける際に次に受信さ
れるフレームの所定位置を推定する。
【０００４】後方保護回路６４は同期ワード判定が本当
の同期ワードに対する判定であることを確認するために
その次に受信されるフレームの所定位置に同期ワードが
挿入されているかどうかを調べる。前方保護回路６５は
同期確立後にも同期していることを確認するためにフレ
ームの所定位置に同期ワードが挿入されていることを確
認する。
の同期ワードに対する判定であることを確認するために
その次に受信されるフレームの所定位置に同期ワードが
挿入されているかどうかを調べる。前方保護回路６５は
同期確立後にも同期していることを確認するためにフレ
ームの所定位置に同期ワードが挿入されていることを確
認する。
【０００５】上記の構成のフレーム同期回路６でフレー
ム同期がとられたフレームデータは、直並列変換回路
［Ｓ／Ｐ（Ｓｅｒｉａｌ／Ｐａｒａｌｌｅｌ）］７で並
列ディジタル信号に変換されて出力される。
ム同期がとられたフレームデータは、直並列変換回路
［Ｓ／Ｐ（Ｓｅｒｉａｌ／Ｐａｒａｌｌｅｌ）］７で並
列ディジタル信号に変換されて出力される。
【０００６】同期引込みを確保する方法としては、特開
昭６２−１２２４３３号公報に開示された方法がある。
すなわち、この公報記載の方法ではディジタルデータを
並列に伝送するためのｌ本（ｌ≧２）の伝送路のうち、
特定のｍ本（ｍ≦ｌ）の伝送路の伝送符号に、伝送符号
規則違反を同時に施す回路を設け、上記ｍ本の伝送路の
受信側に、上記伝送符号規則違反を検出する回路と、上
記伝送符号規則違反を検出した伝送路の数が同一タイム
スロットに特定値ｎ（ｎ≦ｍ）以上である時、上記タイ
ムスロットをフレーム内の特定位置と判別する手段とを
設けることで、保護回路を省略あるいは簡略化してい
る。
昭６２−１２２４３３号公報に開示された方法がある。
すなわち、この公報記載の方法ではディジタルデータを
並列に伝送するためのｌ本（ｌ≧２）の伝送路のうち、
特定のｍ本（ｍ≦ｌ）の伝送路の伝送符号に、伝送符号
規則違反を同時に施す回路を設け、上記ｍ本の伝送路の
受信側に、上記伝送符号規則違反を検出する回路と、上
記伝送符号規則違反を検出した伝送路の数が同一タイム
スロットに特定値ｎ（ｎ≦ｍ）以上である時、上記タイ
ムスロットをフレーム内の特定位置と判別する手段とを
設けることで、保護回路を省略あるいは簡略化してい
る。
【０００７】また、特開平８−３０７４３号公報に開示
された方法では、受信信号の各ビットを、比較手段が自
己に保持している複数ビットの同期ワードと並列的に比
較している。この比較は受信信号の全ビットに対して行
われるので、この比較方式はオープンアパーチャ（Ｏｐ
ｅｎ Ａｐｅｒｔｕｒｅ）方式と呼ばれている。
された方法では、受信信号の各ビットを、比較手段が自
己に保持している複数ビットの同期ワードと並列的に比
較している。この比較は受信信号の全ビットに対して行
われるので、この比較方式はオープンアパーチャ（Ｏｐ
ｅｎ Ａｐｅｒｔｕｒｅ）方式と呼ばれている。
【０００８】予備判定手段は比較手段の比較結果から第
１の所定数以下のビット不一致を検出した時に予備判定
信号を推定手段に出力する。推定手段は予備判定信号の
入力に呼応して受信信号の次回フレームにおいて同期ワ
ードが挿入されているはずの信号位置を推定する。
１の所定数以下のビット不一致を検出した時に予備判定
信号を推定手段に出力する。推定手段は予備判定信号の
入力に呼応して受信信号の次回フレームにおいて同期ワ
ードが挿入されているはずの信号位置を推定する。
【０００９】判定手段は推定手段によって推定された受
信信号の位置信号が入力された時に比較手段の比較結果
を得、当該比較結果から第１の所定数とは異なる第２の
所定数以下のビット不一致を検出した時に、フレーム同
期が確立したと判定する。この推定手段の推定位置に基
づいて同期ワードとの比較を行う方式はナロウアパーチ
ャ（Ｎａｒｒｏｗ Ａｐｅｒｔｕｒｅ）方式と呼ばれて
いる。
信信号の位置信号が入力された時に比較手段の比較結果
を得、当該比較結果から第１の所定数とは異なる第２の
所定数以下のビット不一致を検出した時に、フレーム同
期が確立したと判定する。この推定手段の推定位置に基
づいて同期ワードとの比較を行う方式はナロウアパーチ
ャ（Ｎａｒｒｏｗ Ａｐｅｒｔｕｒｅ）方式と呼ばれて
いる。
【００１０】
【発明が解決しようとする課題】上述した従来のフレー
ム同期回路では、高速ディジタル信号を取扱うデバイス
に対して非常に短い伝搬遅延特性が必要であり、またメ
モリ等がさらに大容量である必要があるため、高速ディ
ジタル信号を取扱うデバイスが高価となり、入手性が困
難となる。
ム同期回路では、高速ディジタル信号を取扱うデバイス
に対して非常に短い伝搬遅延特性が必要であり、またメ
モリ等がさらに大容量である必要があるため、高速ディ
ジタル信号を取扱うデバイスが高価となり、入手性が困
難となる。
【００１１】上記高速ディジタル信号を取扱うデバイス
ではディジタル信号が高速であればあるほど単位時間当
たりのスイッチング回数が多くなり、スイッチング時の
電力損及びこの電力損による発熱が増加することから、
通常消費電力及び発熱が大きくなって冷却が必要とな
り、装置が大型化してしまう。
ではディジタル信号が高速であればあるほど単位時間当
たりのスイッチング回数が多くなり、スイッチング時の
電力損及びこの電力損による発熱が増加することから、
通常消費電力及び発熱が大きくなって冷却が必要とな
り、装置が大型化してしまう。
【００１２】一方、フレーム同期回路は複雑な回路とな
ることが多く、直並列変換前の高速ディジタル信号を取
扱うことになるため、上記の問題を改善するために高速
ディジタル信号を直並列変換して並列処理を行っている
が、直並列変換を行う前にフレーム同期が確立されてい
る必要がある。
ることが多く、直並列変換前の高速ディジタル信号を取
扱うことになるため、上記の問題を改善するために高速
ディジタル信号を直並列変換して並列処理を行っている
が、直並列変換を行う前にフレーム同期が確立されてい
る必要がある。
【００１３】そこで、本発明の目的は上記の問題点を解
消し、フレーム同期引込み時間及び誤同期率を悪化させ
ることなく、高速ディジタル信号を取扱うデバイスを最
小に留め、装置の低価格化及び部品の入手性の向上と装
置の低消費電力化と発熱量の減少とを図ることができる
フレーム同期回路を提供することにある。
消し、フレーム同期引込み時間及び誤同期率を悪化させ
ることなく、高速ディジタル信号を取扱うデバイスを最
小に留め、装置の低価格化及び部品の入手性の向上と装
置の低消費電力化と発熱量の減少とを図ることができる
フレーム同期回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明によるフレーム同
期回路は、複数ビットからなる同期ワードが周期的に挿
入された高速ディジタル送信信号を受信してフレーム同
期を確立するフレーム同期回路であって、前記高速ディ
ジタル信号をｎ列（ｎは正の整数）の並列ディジタル信
号に変換し、前記並列ディジタル信号を基にｎ個の同期
ワード判定器によってフレーム同期を確立し、前記同期
ワード判定器の出力にしたがって各列のデータの先頭位
置合せ及び列入替えを行うようにしている。
期回路は、複数ビットからなる同期ワードが周期的に挿
入された高速ディジタル送信信号を受信してフレーム同
期を確立するフレーム同期回路であって、前記高速ディ
ジタル信号をｎ列（ｎは正の整数）の並列ディジタル信
号に変換し、前記並列ディジタル信号を基にｎ個の同期
ワード判定器によってフレーム同期を確立し、前記同期
ワード判定器の出力にしたがって各列のデータの先頭位
置合せ及び列入替えを行うようにしている。
【００１５】本発明による他のフレーム同期回路は、複
数ビットからなる同期ワードが周期的に挿入された高速
ディジタル送信信号を受信してフレーム同期を確立する
フレーム同期回路であって、前記高速ディジタル信号を
ｎ列（ｎは正の整数）の並列ディジタル信号に変換する
変換手段と、前記変換手段で変換された並列ディジタル
信号を基に前記フレーム同期を確立するために前記フレ
ーム同期の有無を判定するｎ個の同期ワード判定器と、
前記同期ワード判定器の出力にしたがって各列のデータ
の先頭位置合せ及び列入替えを行う手段とを備えてい
る。
数ビットからなる同期ワードが周期的に挿入された高速
ディジタル送信信号を受信してフレーム同期を確立する
フレーム同期回路であって、前記高速ディジタル信号を
ｎ列（ｎは正の整数）の並列ディジタル信号に変換する
変換手段と、前記変換手段で変換された並列ディジタル
信号を基に前記フレーム同期を確立するために前記フレ
ーム同期の有無を判定するｎ個の同期ワード判定器と、
前記同期ワード判定器の出力にしたがって各列のデータ
の先頭位置合せ及び列入替えを行う手段とを備えてい
る。
【００１６】すなわち、本発明のフレーム同期回路は、
ディジタル信号をｎ列の並列ディジタル信号に変換する
直並列変換回路と、直並列変換回路での直並列変換後に
フレーム同期を行うフレーム同期回路とを具備してい
る。
ディジタル信号をｎ列の並列ディジタル信号に変換する
直並列変換回路と、直並列変換回路での直並列変換後に
フレーム同期を行うフレーム同期回路とを具備してい
る。
【００１７】フレーム同期回路はｎ個の同期ワード判定
器を持ち、同期ワード判定が本当の同期ワードに対する
判定であることを確認するためにその次に受信されるフ
レームの所定位置に同期ワードが挿入されているかどう
かを調べる機能（後方保護機能）を持ち、同期確立後に
も同期していることを確認するためにフレームの所定位
置に同期ワードが挿入されていることを確認する機能
（前方保護）を持つ。
器を持ち、同期ワード判定が本当の同期ワードに対する
判定であることを確認するためにその次に受信されるフ
レームの所定位置に同期ワードが挿入されているかどう
かを調べる機能（後方保護機能）を持ち、同期確立後に
も同期していることを確認するためにフレームの所定位
置に同期ワードが挿入されていることを確認する機能
（前方保護）を持つ。
【００１８】また、フレーム同期回路は同期確立後、見
かけ上の同期ワードがどの種類に変化しているのかを判
定する手段と、その判定によって各列のデータの先頭位
置合せ及び列入替えを行う手段とを具備している。
かけ上の同期ワードがどの種類に変化しているのかを判
定する手段と、その判定によって各列のデータの先頭位
置合せ及び列入替えを行う手段とを具備している。
【００１９】これによって、高速なディジタル信号を取
扱うのが簡単な回路構成の直並列変換回路のみとなり、
複雑な回路構成となることの多いフレーム同期回路では
ｎ分の１の速度の低速なディジタル信号を取扱うことに
なるので、高速ディジタル信号を扱うデバイスを最小限
に押さえることができる。
扱うのが簡単な回路構成の直並列変換回路のみとなり、
複雑な回路構成となることの多いフレーム同期回路では
ｎ分の１の速度の低速なディジタル信号を取扱うことに
なるので、高速ディジタル信号を扱うデバイスを最小限
に押さえることができる。
【００２０】ここで、直並列変換回路の不確定性から同
期ワードがどのように各列に配分されるかによって、見
かけ上同期ワードがｎ種類に変化してしまう。これに対
して、同期ワードのｎ種類の変化に対応したｎ個の同期
ワード判定器を持ち、並列に動作させることで同期ワー
ド判定を行う。
期ワードがどのように各列に配分されるかによって、見
かけ上同期ワードがｎ種類に変化してしまう。これに対
して、同期ワードのｎ種類の変化に対応したｎ個の同期
ワード判定器を持ち、並列に動作させることで同期ワー
ド判定を行う。
【００２１】また、同期ワード判定が本当の同期ワード
に対する判定であることを確認するために、その次に受
信されるフレームの所定位置に同期ワードが挿入されて
いるかどうかを調べる機能（後方保護機能）を持ち、同
期確立後にも同期していることを確認するためにフレー
ムの所定位置に同期ワードが挿入されていることを確認
する機能（前方保護）を持つ。
に対する判定であることを確認するために、その次に受
信されるフレームの所定位置に同期ワードが挿入されて
いるかどうかを調べる機能（後方保護機能）を持ち、同
期確立後にも同期していることを確認するためにフレー
ムの所定位置に同期ワードが挿入されていることを確認
する機能（前方保護）を持つ。
【００２２】さらに、同期確立後、見かけ上の同期ワー
ドがどの種類に変化しているのかを判定する手段と、そ
の判定結果によって、直並列変換回路の不確定性の修正
を行うように各列のデータの先頭位置合せ及び列入替え
を行う。
ドがどの種類に変化しているのかを判定する手段と、そ
の判定結果によって、直並列変換回路の不確定性の修正
を行うように各列のデータの先頭位置合せ及び列入替え
を行う。
【００２３】上記のフレーム同期回路ではｎ個の同期ワ
ード判定器を持っているため、１個の同期ワード判定器
のみを持つ従来技術によるフレーム同期回路よりも誤同
期を起こしてしまう確立がｎ倍に増加してしまう。同様
に、同期がはずれた場合には前方保護動作において同期
はずれ判定をしない確率もｎ倍に増加してしまう。この
ため、同期確立後、見かけ上の同期ワードがどの種類に
変化しているのかを判定し、見かけ上の同期ワードに対
応していない同期ワード判定器の出力を禁止している。
ード判定器を持っているため、１個の同期ワード判定器
のみを持つ従来技術によるフレーム同期回路よりも誤同
期を起こしてしまう確立がｎ倍に増加してしまう。同様
に、同期がはずれた場合には前方保護動作において同期
はずれ判定をしない確率もｎ倍に増加してしまう。この
ため、同期確立後、見かけ上の同期ワードがどの種類に
変化しているのかを判定し、見かけ上の同期ワードに対
応していない同期ワード判定器の出力を禁止している。
【００２４】これによって、誤って同期してしまった場
合や、同期がはずれた場合の同期はずれ判定を従来技術
と同程度にまで高めることができ、結果として同期引込
み時間の短縮及び誤同期の防止を行うことが可能とな
る。
合や、同期がはずれた場合の同期はずれ判定を従来技術
と同程度にまで高めることができ、結果として同期引込
み時間の短縮及び誤同期の防止を行うことが可能とな
る。
【００２５】また、上記のフレーム同期回路においては
ｎ個の同期ワード判定器を持っているため、１個の同期
ワード判定器のみを持つ従来技術によるフレーム同期回
路よりも誤同期を起こしてしまう確立がｎ倍に増加して
しまう。このため、初回の同期ワード判定時に見かけ上
の同期ワードがどの種類に変化しているのかを判定し、
その判定によってその次に受信されるフレームの所定位
置に同期ワードが挿入されているかどうかを調べる際
に、見かけ上の同期ワードの変化に対応していない同期
ワード判定器の出力を禁止する。
ｎ個の同期ワード判定器を持っているため、１個の同期
ワード判定器のみを持つ従来技術によるフレーム同期回
路よりも誤同期を起こしてしまう確立がｎ倍に増加して
しまう。このため、初回の同期ワード判定時に見かけ上
の同期ワードがどの種類に変化しているのかを判定し、
その判定によってその次に受信されるフレームの所定位
置に同期ワードが挿入されているかどうかを調べる際
に、見かけ上の同期ワードの変化に対応していない同期
ワード判定器の出力を禁止する。
【００２６】これによって、後方保護動作においては同
期ワード判定器が１個のみ動作することになり、同期判
定確率を従来技術と同程度にまで高めることができ、結
果として同期引込み時間の短縮及び誤同期の防止を行う
ことが可能となる。
期ワード判定器が１個のみ動作することになり、同期判
定確率を従来技術と同程度にまで高めることができ、結
果として同期引込み時間の短縮及び誤同期の防止を行う
ことが可能となる。
【００２７】さらに、上記のフレーム同期回路において
は同期確立後、見かけ上の同期ワードがどの種類に変化
しているのかを判定する手段によって、見かけ上の同期
ワードの変化に対応していない同期ワード判定器の出力
を禁止している。これによって、同期引込み時間の短縮
及び誤同期の防止を行うことが可能となる。
は同期確立後、見かけ上の同期ワードがどの種類に変化
しているのかを判定する手段によって、見かけ上の同期
ワードの変化に対応していない同期ワード判定器の出力
を禁止している。これによって、同期引込み時間の短縮
及び誤同期の防止を行うことが可能となる。
【００２８】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の第１の実施例に
よるフレーム同期回路の構成を示すブロック図である。
図において、フレーム同期回路（ＦＳＹＮＣ）１は同期
ワード判定器１１〜１４と、オア回路（ＯＲ）１５と、
選択回路（ＳＥＬ）１６と、アパーチャ回路１７と、イ
ンバータ回路１８と、後方保護回路１９と、前方保護回
路２０と、フリップフロップ回路２１と、フレームカウ
ンタ回路２２と、先頭位置合せ／列入替え回路２３とか
ら構成されている。
面を参照して説明する。図１は本発明の第１の実施例に
よるフレーム同期回路の構成を示すブロック図である。
図において、フレーム同期回路（ＦＳＹＮＣ）１は同期
ワード判定器１１〜１４と、オア回路（ＯＲ）１５と、
選択回路（ＳＥＬ）１６と、アパーチャ回路１７と、イ
ンバータ回路１８と、後方保護回路１９と、前方保護回
路２０と、フリップフロップ回路２１と、フレームカウ
ンタ回路２２と、先頭位置合せ／列入替え回路２３とか
ら構成されている。
【００２９】ここで、上記のフレーム同期回路１には直
並列変換回路［Ｓ／Ｐ（Ｓｅｒｉａｌ／Ｐａｒａｌｌｅ
ｌ）］２で１列の高速ディジタル信号が直並列変換され
た４列の低速ディジタル信号が入力されることとする。
同様に、同期ワードは４ビットとして説明する。
並列変換回路［Ｓ／Ｐ（Ｓｅｒｉａｌ／Ｐａｒａｌｌｅ
ｌ）］２で１列の高速ディジタル信号が直並列変換され
た４列の低速ディジタル信号が入力されることとする。
同様に、同期ワードは４ビットとして説明する。
【００３０】同期ワード判定器１１〜１４は直並列変換
回路２からの４列の低速ディジタル信号を入力し、フレ
ーム内に付加された同期ワード［ＳＷ（Ｓｙｎｃ Ｗｏ
ｒｄ）］を自回路内に保持した同期ワードと比較してフ
レーム同期を判定する。
回路２からの４列の低速ディジタル信号を入力し、フレ
ーム内に付加された同期ワード［ＳＷ（Ｓｙｎｃ Ｗｏ
ｒｄ）］を自回路内に保持した同期ワードと比較してフ
レーム同期を判定する。
【００３１】オア回路１５は同期ワード判定器１１〜１
４各々の出力を合成してアパーチャ回路１７に出力す
る。選択回路１６は同期確立後、見かけ上の同期ワード
の変化に対応する同期ワード判定器１１〜１４の出力の
みを取出す。
４各々の出力を合成してアパーチャ回路１７に出力す
る。選択回路１６は同期確立後、見かけ上の同期ワード
の変化に対応する同期ワード判定器１１〜１４の出力の
みを取出す。
【００３２】アパーチャ回路１７はオア回路１５からの
合成出力に対してアパーチャをかけ、インバータ回路１
８及び後方保護回路１９に出力する。インバータ回路１
８はアパーチャ回路１７の出力を反転して前方保護回路
２０に出力する。
合成出力に対してアパーチャをかけ、インバータ回路１
８及び後方保護回路１９に出力する。インバータ回路１
８はアパーチャ回路１７の出力を反転して前方保護回路
２０に出力する。
【００３３】後方保護回路１９は最初の同期ワード判定
が本当の同期ワードに対する判定であることを確認す
る。前方保護回路２０は同期確立後にも同期しているこ
とを確認するためにフレームの所定位置に同期ワードが
挿入されていることを確認する。フリップフロップ回路
２１は後方保護回路１９及び前方保護回路２０各々の出
力を保持し、同期信号（ＳＹＮＣ）として出力する。
が本当の同期ワードに対する判定であることを確認す
る。前方保護回路２０は同期確立後にも同期しているこ
とを確認するためにフレームの所定位置に同期ワードが
挿入されていることを確認する。フリップフロップ回路
２１は後方保護回路１９及び前方保護回路２０各々の出
力を保持し、同期信号（ＳＹＮＣ）として出力する。
【００３４】フレームカウンタ回路２２はナローアパー
チャをかける際に、次に受信されるフレームの所定位置
を推定する。先頭位置合せ／列入替え回路２３は選択回
路１６の出力によって各列のデータの先頭位置合せ及び
列入替えを行う。
チャをかける際に、次に受信されるフレームの所定位置
を推定する。先頭位置合せ／列入替え回路２３は選択回
路１６の出力によって各列のデータの先頭位置合せ及び
列入替えを行う。
【００３５】図２は本発明の第１の実施例の動作を示す
タイミングチャートである。これら図１及び図２を参照
して本発明の第１の実施例の動作について詳細に説明す
る。
タイミングチャートである。これら図１及び図２を参照
して本発明の第１の実施例の動作について詳細に説明す
る。
【００３６】直並列変換回路２は受信した高速ディジタ
ル信号を４列の低速ディジタル信号に変換してフレーム
同期回路１に出力する。これによって、高速なディジタ
ル信号を取扱うのは簡単な回路構成の直並列変換回路２
のみとなり、複雑な回路構成をとることの多いフレーム
同期回路１は４分の１の速度の低速なディジタル信号を
取扱うことになる。つまり、高速ディジタル信号を扱う
デバイスを最小限に押さえることができる。
ル信号を４列の低速ディジタル信号に変換してフレーム
同期回路１に出力する。これによって、高速なディジタ
ル信号を取扱うのは簡単な回路構成の直並列変換回路２
のみとなり、複雑な回路構成をとることの多いフレーム
同期回路１は４分の１の速度の低速なディジタル信号を
取扱うことになる。つまり、高速ディジタル信号を扱う
デバイスを最小限に押さえることができる。
【００３７】ここで、図２に示すように、直並列変換回
路２の不確定性から同期ワードがどのように各列に配分
されるかによって、見かけ上の同期ワードが４種類（例
えば、並列データ＃１が先頭のパターン、並列データ＃
２が先頭のパターン、並列データ＃３が先頭のパター
ン、並列データ＃４が先頭のパターン）に変化してしま
う。そこで、見かけ上の４種類の同期ワードに夫々対応
した同期ワード判定器１１〜１４を配設し、それら同期
ワード判定器１１〜１４を並列に動作させることで、同
期ワードがどの種類に変化しても同期ワード判定が得ら
れるようにする。
路２の不確定性から同期ワードがどのように各列に配分
されるかによって、見かけ上の同期ワードが４種類（例
えば、並列データ＃１が先頭のパターン、並列データ＃
２が先頭のパターン、並列データ＃３が先頭のパター
ン、並列データ＃４が先頭のパターン）に変化してしま
う。そこで、見かけ上の４種類の同期ワードに夫々対応
した同期ワード判定器１１〜１４を配設し、それら同期
ワード判定器１１〜１４を並列に動作させることで、同
期ワードがどの種類に変化しても同期ワード判定が得ら
れるようにする。
【００３８】４個の同期ワード判定器１１〜１４各々の
出力はオア回路１５にて合成され、アパーチャ回路１７
に出力される。アパーチャ回路１７以降の処理、つまり
同期確立の処理は従来技術と同等の処理が行われる。つ
まり、オープンアパーチャ方式によって最初の同期ワー
ド判定を行い、後方保護時にはナローアパーチャ方式に
よって同期ワード判定が行われる。
出力はオア回路１５にて合成され、アパーチャ回路１７
に出力される。アパーチャ回路１７以降の処理、つまり
同期確立の処理は従来技術と同等の処理が行われる。つ
まり、オープンアパーチャ方式によって最初の同期ワー
ド判定を行い、後方保護時にはナローアパーチャ方式に
よって同期ワード判定が行われる。
【００３９】また、同期確立後にナローアパーチャ方式
による前方保護を行うことも従来技術と同等である。従
来技術と異なる点は同期確立後、見かけ上の同期ワード
がどの種類に変化しているのかを選択回路１６によって
判定し、その判定結果を基に先頭位置合せ／列入替え回
路２３で同期ワードの先頭が並列データの一列目となる
ように列入替えを行う点、及び先頭位置合せ／列入替え
回路２３で同期ワードが同一タイムスロットとなるよう
に各列の先頭位置合せを行う点である。
による前方保護を行うことも従来技術と同等である。従
来技術と異なる点は同期確立後、見かけ上の同期ワード
がどの種類に変化しているのかを選択回路１６によって
判定し、その判定結果を基に先頭位置合せ／列入替え回
路２３で同期ワードの先頭が並列データの一列目となる
ように列入替えを行う点、及び先頭位置合せ／列入替え
回路２３で同期ワードが同一タイムスロットとなるよう
に各列の先頭位置合せを行う点である。
【００４０】さらに、この先頭位置合せ／列入替え回路
２３による先頭位置合せと列入替えとが完了した時点
で、従来技術によるフレーム同期回路と同等の出力を得
ることができる。
２３による先頭位置合せと列入替えとが完了した時点
で、従来技術によるフレーム同期回路と同等の出力を得
ることができる。
【００４１】本発明の第１の実施例と従来技術（例え
ば、トレランス方式）との相違点を以下に示す。本発明
の第１の実施例も従来のトレランス方式も真の同期ワー
ドが見かけ上の複数の同期ワードに変化し、この変化に
対応可能な（複数の）同期ワード判定器をもつ点では同
様である。
ば、トレランス方式）との相違点を以下に示す。本発明
の第１の実施例も従来のトレランス方式も真の同期ワー
ドが見かけ上の複数の同期ワードに変化し、この変化に
対応可能な（複数の）同期ワード判定器をもつ点では同
様である。
【００４２】しかしながら、従来のトレランス方式は本
発明の第１の実施例における直並列変換回路２の入力信
号の段階における同期ワードの変化に対応可能なフレー
ム同期方式である。これに対し、本発明の第１の実施例
によるフレーム同期回路１はその構成要素である直並列
変換回路２の直並列変換動作による同期ワードの変化に
対応可能なフレーム同期方式である点が本質的に異な
る。
発明の第１の実施例における直並列変換回路２の入力信
号の段階における同期ワードの変化に対応可能なフレー
ム同期方式である。これに対し、本発明の第１の実施例
によるフレーム同期回路１はその構成要素である直並列
変換回路２の直並列変換動作による同期ワードの変化に
対応可能なフレーム同期方式である点が本質的に異な
る。
【００４３】同様に、従来のトレランス方式ではフレー
ム同期回路が直並列変換前の高速ディジタル信号に対し
てのみ有効であり、本発明の目的である高速ディジタル
信号を取扱うデバイスの削減は不可能である。
ム同期回路が直並列変換前の高速ディジタル信号に対し
てのみ有効であり、本発明の目的である高速ディジタル
信号を取扱うデバイスの削減は不可能である。
【００４４】一方、本発明の第１の実施例における同期
ワード判定器１１〜１４においては従来のトレランス方
式を採用することが可能である。この点もまた本発明の
第１の実施例と従来のトレランス方式とが本質的に異な
ることの理由の一つである。
ワード判定器１１〜１４においては従来のトレランス方
式を採用することが可能である。この点もまた本発明の
第１の実施例と従来のトレランス方式とが本質的に異な
ることの理由の一つである。
【００４５】図３は本発明の第２の実施例によるフレー
ム同期回路の構成を示すブロック図である。図におい
て、本発明の第２の実施例はオア回路１５とアパーチャ
回路１７との間にスイッチ回路３１を設けた以外は、図
１に示す本発明の第１の実施例と同様の構成となってお
り、同一構成要素には同一符号を付してある。また、同
一構成要素の動作は本発明の第１の実施例と同様であ
る。
ム同期回路の構成を示すブロック図である。図におい
て、本発明の第２の実施例はオア回路１５とアパーチャ
回路１７との間にスイッチ回路３１を設けた以外は、図
１に示す本発明の第１の実施例と同様の構成となってお
り、同一構成要素には同一符号を付してある。また、同
一構成要素の動作は本発明の第１の実施例と同様であ
る。
【００４６】スイッチ回路３１は非同期状態の時にオア
回路１５の出力を選択し、同期状態の時に選択回路１６
の出力を選択する。すなわち、スイッチ回路３１は非同
期状態の時にオア回路１５の出力を選択しているので、
同期引込み過程及び先頭位置合せ、列入替えについては
本発明の第１の実施例と同様の処理となる。本発明の第
１の実施例と本発明の第２の実施例とが異なるのは同期
確立後の動作である。
回路１５の出力を選択し、同期状態の時に選択回路１６
の出力を選択する。すなわち、スイッチ回路３１は非同
期状態の時にオア回路１５の出力を選択しているので、
同期引込み過程及び先頭位置合せ、列入替えについては
本発明の第１の実施例と同様の処理となる。本発明の第
１の実施例と本発明の第２の実施例とが異なるのは同期
確立後の動作である。
【００４７】本発明の第１の実施例によるフレーム同期
回路１においては４個の同期ワード判定器１１〜１４を
持っているため、１個の同期ワード判定器のみを持つ従
来技術によるフレーム同期回路よりも誤同期を起こして
しまう確率が４倍に増加してしまう。同様に、同期がは
ずれた場合、本発明の第１の実施例による前方保護動作
においては同期はずれ判定をしない確率も４倍に増加し
てしまう。また、本発明の第１の実施例による同期引込
み時間も長くなってしまう。
回路１においては４個の同期ワード判定器１１〜１４を
持っているため、１個の同期ワード判定器のみを持つ従
来技術によるフレーム同期回路よりも誤同期を起こして
しまう確率が４倍に増加してしまう。同様に、同期がは
ずれた場合、本発明の第１の実施例による前方保護動作
においては同期はずれ判定をしない確率も４倍に増加し
てしまう。また、本発明の第１の実施例による同期引込
み時間も長くなってしまう。
【００４８】これに対し、本発明の第２の実施例では同
期確立後、見かけ上の同期ワードがどの種類に変化して
いるのかを判定し、見かけ上の同期ワードに対応してい
ない同期ワード判定器１１〜１４の出力がアパーチャ回
路１７に出力されるのを禁止している。
期確立後、見かけ上の同期ワードがどの種類に変化して
いるのかを判定し、見かけ上の同期ワードに対応してい
ない同期ワード判定器１１〜１４の出力がアパーチャ回
路１７に出力されるのを禁止している。
【００４９】同期確立後、同期ワード判定器１１〜１４
の出力を選択するスイッチ回路３１は選択回路１６の出
力を選択する。選択回路１６の出力は見かけ上の同期ワ
ードの変化に対応する同期ワード判定器１１〜１４の出
力のみを取出すので、前方保護動作において同期ワード
判定器１１〜１４が１つとなる。
の出力を選択するスイッチ回路３１は選択回路１６の出
力を選択する。選択回路１６の出力は見かけ上の同期ワ
ードの変化に対応する同期ワード判定器１１〜１４の出
力のみを取出すので、前方保護動作において同期ワード
判定器１１〜１４が１つとなる。
【００５０】このため、同期はずれを起こした場合、同
期ワードを誤検出してしまう確率が減少し、同期はずれ
判定をする確率は従来技術における場合と同等となる。
一方、誤同期を起こしてしまう確率は本発明の第１の実
施例に示す場合と同様に、従来技術による場合と比較し
て４倍のままであるが、誤同期を起こした場合であって
も、直後に同期はずれ判定をする確率が高くなるため、
結果として同期引込み時間の短縮及び誤同期の防止を行
うことができる。
期ワードを誤検出してしまう確率が減少し、同期はずれ
判定をする確率は従来技術における場合と同等となる。
一方、誤同期を起こしてしまう確率は本発明の第１の実
施例に示す場合と同様に、従来技術による場合と比較し
て４倍のままであるが、誤同期を起こした場合であって
も、直後に同期はずれ判定をする確率が高くなるため、
結果として同期引込み時間の短縮及び誤同期の防止を行
うことができる。
【００５１】図４は本発明の第３の実施例によるフレー
ム同期回路の構成を示すブロック図である。図におい
て、本発明の第３の実施例は選択回路４１がフリップフ
ロップ回路２１からの同期信号及びフレームカウンタ回
路２２からの推定位置に基づいて見かけ上の同期ワード
の変化に対応する同期ワード判定器１１〜１４の出力の
みを取出すようにした以外は、図３に示す本発明の第２
の実施例と同様の構成となっており、同一構成要素には
同一符号を付してある。また、同一構成要素の動作は本
発明の第２の実施例と同様である。
ム同期回路の構成を示すブロック図である。図におい
て、本発明の第３の実施例は選択回路４１がフリップフ
ロップ回路２１からの同期信号及びフレームカウンタ回
路２２からの推定位置に基づいて見かけ上の同期ワード
の変化に対応する同期ワード判定器１１〜１４の出力の
みを取出すようにした以外は、図３に示す本発明の第２
の実施例と同様の構成となっており、同一構成要素には
同一符号を付してある。また、同一構成要素の動作は本
発明の第２の実施例と同様である。
【００５２】本発明の第３の実施例においても本発明の
第２の実施例と同様に、スイッチ回路３１が非同期状態
の時にオア回路１５の出力を選択し、同期状態の時に選
択回路４１の出力を選択するので、同期引込み過程及び
先頭位置合せ、列入替えについては本発明の第１の実施
例と同様である。
第２の実施例と同様に、スイッチ回路３１が非同期状態
の時にオア回路１５の出力を選択し、同期状態の時に選
択回路４１の出力を選択するので、同期引込み過程及び
先頭位置合せ、列入替えについては本発明の第１の実施
例と同様である。
【００５３】本発明の第１の実施例によるフレーム同期
回路１においては４個の同期ワード判定器１１〜１４を
持っているため、１個の同期ワード判定器のみを持つ従
来技術によるフレーム同期回路よりも誤同期を起こして
しまう確率が４倍に増加してしまう。同様に、本発明の
第１の実施例による同期引込み時間も長くなってしま
う。
回路１においては４個の同期ワード判定器１１〜１４を
持っているため、１個の同期ワード判定器のみを持つ従
来技術によるフレーム同期回路よりも誤同期を起こして
しまう確率が４倍に増加してしまう。同様に、本発明の
第１の実施例による同期引込み時間も長くなってしま
う。
【００５４】これに対し、本発明の第３の実施例では初
回の同期ワード判定時に見かけ上の同期ワードがどの種
類に変化しているのかを判定し、その判定によって後方
保護を行う際に、見かけ上の同期ワードの変化に対応し
ていない同期ワード判定器１１〜１４の出力がアパーチ
ャ回路１７に出力されるのを禁止している。
回の同期ワード判定時に見かけ上の同期ワードがどの種
類に変化しているのかを判定し、その判定によって後方
保護を行う際に、見かけ上の同期ワードの変化に対応し
ていない同期ワード判定器１１〜１４の出力がアパーチ
ャ回路１７に出力されるのを禁止している。
【００５５】初回の同期ワード判定まで同期ワード判定
器１１〜１４の出力を選択するスイッチ回路３１はオア
回路１５の出力を選択する。初回の同期ワード判定後、
選択回路４１においては初回の同期ワード判定を行った
同期ワード判定器１１〜１４の出力のみを選択する。同
時に、スイッチ回路３１は選択回路４１の出力を選択す
る。また、同期引込みが得られた場合、スイッチ回路３
１は再びオア回路１５の出力を選択する。
器１１〜１４の出力を選択するスイッチ回路３１はオア
回路１５の出力を選択する。初回の同期ワード判定後、
選択回路４１においては初回の同期ワード判定を行った
同期ワード判定器１１〜１４の出力のみを選択する。同
時に、スイッチ回路３１は選択回路４１の出力を選択す
る。また、同期引込みが得られた場合、スイッチ回路３
１は再びオア回路１５の出力を選択する。
【００５６】以上の動作を行うことで、見かけ上の同期
ワードの変化に対応し、かつ後方保護動作においては同
期ワード判定器１１〜１４が１個のみ動作することにな
り、同期引込み時間の短縮及び誤同期の防止を行うこと
ができる。
ワードの変化に対応し、かつ後方保護動作においては同
期ワード判定器１１〜１４が１個のみ動作することにな
り、同期引込み時間の短縮及び誤同期の防止を行うこと
ができる。
【００５７】図５は本発明の第４の実施例によるフレー
ム同期回路の構成を示すブロック図である。図におい
て、フレーム同期回路５は同期ワード判定器１１〜１４
と、選択回路（ＳＥＬ）５１と、アパーチャ回路１７
と、インバータ回路１８と、後方保護回路１９と、前方
保護回路２０と、フリップフロップ回路２１と、フレー
ムカウンタ回路２２と、先頭位置合せ／列入替え回路２
３とから構成されている。
ム同期回路の構成を示すブロック図である。図におい
て、フレーム同期回路５は同期ワード判定器１１〜１４
と、選択回路（ＳＥＬ）５１と、アパーチャ回路１７
と、インバータ回路１８と、後方保護回路１９と、前方
保護回路２０と、フリップフロップ回路２１と、フレー
ムカウンタ回路２２と、先頭位置合せ／列入替え回路２
３とから構成されている。
【００５８】ここで、上記のフレーム同期回路５には直
並列変換回路２で１列の高速ディジタル信号が直並列変
換された４列の低速ディジタル信号が入力されることと
する。同様に、同期ワードは４ビットとして説明する。
並列変換回路２で１列の高速ディジタル信号が直並列変
換された４列の低速ディジタル信号が入力されることと
する。同様に、同期ワードは４ビットとして説明する。
【００５９】同期ワード判定器１１〜１４は直並列変換
回路２からの４列の低速ディジタル信号を入力し、フレ
ーム内に付加された同期ワードを自回路内に保持した同
期ワードと比較してフレーム同期を判定する。
回路２からの４列の低速ディジタル信号を入力し、フレ
ーム内に付加された同期ワードを自回路内に保持した同
期ワードと比較してフレーム同期を判定する。
【００６０】選択回路５１は同期確立後、見かけ上の同
期ワードの変化に対応する同期ワード判定器１１〜１４
の出力のみを取出す。アパーチャ回路１７は選択回路５
１からの出力に対してアパーチャをかけ、インバータ回
路１８及び後方保護回路１９に出力する。インバータ回
路１８はアパーチャ回路１７の出力を反転して前方保護
回路２０に出力する。
期ワードの変化に対応する同期ワード判定器１１〜１４
の出力のみを取出す。アパーチャ回路１７は選択回路５
１からの出力に対してアパーチャをかけ、インバータ回
路１８及び後方保護回路１９に出力する。インバータ回
路１８はアパーチャ回路１７の出力を反転して前方保護
回路２０に出力する。
【００６１】後方保護回路１９は最初の同期ワード判定
が本当の同期ワードに対する判定であることを確認す
る。前方保護回路２０は同期確立後にも同期しているこ
とを確認するためにフレームの所定位置に同期ワードが
挿入されていることを確認する。フリップフロップ回路
２１は後方保護回路１９及び前方保護回路２０各々の出
力を保持し、同期信号（ＳＹＮＣ）として出力する。
が本当の同期ワードに対する判定であることを確認す
る。前方保護回路２０は同期確立後にも同期しているこ
とを確認するためにフレームの所定位置に同期ワードが
挿入されていることを確認する。フリップフロップ回路
２１は後方保護回路１９及び前方保護回路２０各々の出
力を保持し、同期信号（ＳＹＮＣ）として出力する。
【００６２】フレームカウンタ回路２２はナローアパー
チャをかける際に、次に受信されるフレームの所定位置
を推定する。先頭位置合せ／列入替え回路２３は選択回
路１６の出力によって各列のデータの先頭位置合せ及び
列入替えを行う。
チャをかける際に、次に受信されるフレームの所定位置
を推定する。先頭位置合せ／列入替え回路２３は選択回
路１６の出力によって各列のデータの先頭位置合せ及び
列入替えを行う。
【００６３】本発明の第１の実施例によるフレーム同期
回路１においては４個の同期ワード判定器１１〜１４を
持っているため、１個の同期ワード判定器のみを持つ従
来技術によるフレーム同期回路よりも誤同期を起こして
しまう確率が４倍に増加してしまう。同様に、同期がは
ずれた場合、本発明の第１の実施例による前方保護動作
においては同期はずれ判定をしない確率も４倍に増加し
てしまう。また、本発明の第１の実施例による同期引込
み時間も長くなってしまう。
回路１においては４個の同期ワード判定器１１〜１４を
持っているため、１個の同期ワード判定器のみを持つ従
来技術によるフレーム同期回路よりも誤同期を起こして
しまう確率が４倍に増加してしまう。同様に、同期がは
ずれた場合、本発明の第１の実施例による前方保護動作
においては同期はずれ判定をしない確率も４倍に増加し
てしまう。また、本発明の第１の実施例による同期引込
み時間も長くなってしまう。
【００６４】これに対し、本発明の第４の実施例では初
回の同期ワード判定時に見かけ上の同期ワードがどの種
類に変化しているか判定し、その判定によって見かけ上
の同期ワードの変化に対応していない同期ワード判定器
１１〜１４の出力がアパーチャ回路１７に出力されるの
を禁止している。
回の同期ワード判定時に見かけ上の同期ワードがどの種
類に変化しているか判定し、その判定によって見かけ上
の同期ワードの変化に対応していない同期ワード判定器
１１〜１４の出力がアパーチャ回路１７に出力されるの
を禁止している。
【００６５】本発明の第４の実施例が本発明の第２及び
第３の実施例と異なる点は後方保護動作時及び前方保護
動作時もともに１つの同期ワード判定器１１〜１４の出
力のみを使用する点である。
第３の実施例と異なる点は後方保護動作時及び前方保護
動作時もともに１つの同期ワード判定器１１〜１４の出
力のみを使用する点である。
【００６６】初回の同期ワード判定後、選択回路５１に
おいては初回の同期ワード判定を行った同期ワード判定
器１１〜１４の出力のみを選択し、これを後方保護にも
前方保護にも使用する。これによって、誤同期を起こし
てしまう確率も同期はずれ判定をする確率も従来技術に
おける場合と同等となり、同期引込み時間の短縮及び誤
同期の防止を行うことができる。
おいては初回の同期ワード判定を行った同期ワード判定
器１１〜１４の出力のみを選択し、これを後方保護にも
前方保護にも使用する。これによって、誤同期を起こし
てしまう確率も同期はずれ判定をする確率も従来技術に
おける場合と同等となり、同期引込み時間の短縮及び誤
同期の防止を行うことができる。
【００６７】このように、ディジタル信号を並列ディジ
タル信号に変換する直並列変換回路２での直並列変換後
にフレーム同期を行うフレーム同期回路１〜４とを具備
し、このフレーム同期回路１〜４に同期ワード判定器１
１〜１４と、同期ワード判定が本当の同期ワードに対す
る判定であることを確認するためにその次に受信される
フレームの所定位置に同期ワードが挿入されているかど
うかを調べる後方保護回路１９と、同期確立後にも同期
していることを確認するためにフレームの所定位置に同
期ワードが挿入されていることを確認する前方保護回路
２０と、同期確立後、見かけ上の同期ワードがどの種類
に変化しているのかを判定する選択回路１６，４１，５
１と、その判定によって各列のデータの先頭位置合せ及
び列入替えを行う先頭位置合せ／列入替え回路２３とを
備えることによって、高速ディジタル信号を取扱う部分
を最小かつ簡単な構成とすることができるので、高価で
あり、入手性が悪い高速ディジタル信号を取扱うデバイ
スを減少させることができ、装置の低価格化及び部品の
入手性を向上させることができる。
タル信号に変換する直並列変換回路２での直並列変換後
にフレーム同期を行うフレーム同期回路１〜４とを具備
し、このフレーム同期回路１〜４に同期ワード判定器１
１〜１４と、同期ワード判定が本当の同期ワードに対す
る判定であることを確認するためにその次に受信される
フレームの所定位置に同期ワードが挿入されているかど
うかを調べる後方保護回路１９と、同期確立後にも同期
していることを確認するためにフレームの所定位置に同
期ワードが挿入されていることを確認する前方保護回路
２０と、同期確立後、見かけ上の同期ワードがどの種類
に変化しているのかを判定する選択回路１６，４１，５
１と、その判定によって各列のデータの先頭位置合せ及
び列入替えを行う先頭位置合せ／列入替え回路２３とを
備えることによって、高速ディジタル信号を取扱う部分
を最小かつ簡単な構成とすることができるので、高価で
あり、入手性が悪い高速ディジタル信号を取扱うデバイ
スを減少させることができ、装置の低価格化及び部品の
入手性を向上させることができる。
【００６８】また、高速ディジタル信号を取扱う部分を
最小かつ簡単な構成とすることで、消費電力及び発熱が
大きい高速ディジタル信号を取扱うデバイスを減少させ
ることができるので、装置の低消費電力化及び発熱量の
減少とを図ることができる。
最小かつ簡単な構成とすることで、消費電力及び発熱が
大きい高速ディジタル信号を取扱うデバイスを減少させ
ることができるので、装置の低消費電力化及び発熱量の
減少とを図ることができる。
【００６９】さらに、前方保護動作時や後方保護動作
時、あるいはその双方においては見かけ上の同期ワード
の変化に対応する同期ワード判定器１１〜１４の出力の
みを使用するので、従来の技術とほぼ同等な同期引込み
時間及び誤同期率を達成することができる。
時、あるいはその双方においては見かけ上の同期ワード
の変化に対応する同期ワード判定器１１〜１４の出力の
みを使用するので、従来の技術とほぼ同等な同期引込み
時間及び誤同期率を達成することができる。
【００７０】
【発明の効果】以上説明したように本発明によれば、複
数ビットからなる同期ワードが周期的に挿入された高速
ディジタル送信信号を受信してフレーム同期を確立する
フレーム同期回路において、高速ディジタル信号をｎ列
（ｎは正の整数）の並列ディジタル信号に変換し、その
並列ディジタル信号を基にｎ個の同期ワード判定器によ
ってフレーム同期を確立し、同期ワード判定器の出力に
したがって各列のデータの先頭位置合せ及び列入替えを
行うことによって、フレーム同期引込み時間及び誤同期
率を悪化させることなく、高速ディジタル信号を取扱う
デバイスを最小に留め、装置の低価格化及び部品の入手
性の向上と装置の低消費電力化と発熱量の減少とを図る
ことができるという効果がある。
数ビットからなる同期ワードが周期的に挿入された高速
ディジタル送信信号を受信してフレーム同期を確立する
フレーム同期回路において、高速ディジタル信号をｎ列
（ｎは正の整数）の並列ディジタル信号に変換し、その
並列ディジタル信号を基にｎ個の同期ワード判定器によ
ってフレーム同期を確立し、同期ワード判定器の出力に
したがって各列のデータの先頭位置合せ及び列入替えを
行うことによって、フレーム同期引込み時間及び誤同期
率を悪化させることなく、高速ディジタル信号を取扱う
デバイスを最小に留め、装置の低価格化及び部品の入手
性の向上と装置の低消費電力化と発熱量の減少とを図る
ことができるという効果がある。
【図１】本発明の第１の実施例によるフレーム同期回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の第１の実施例の動作を示すタイミング
チャートである。
チャートである。
【図３】本発明の第２の実施例によるフレーム同期回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】本発明の第３の実施例によるフレーム同期回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】本発明の第４の実施例によるフレーム同期回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】従来例によるフレーム同期回路の構成を示すブ
ロック図である。
ロック図である。
１，３〜５ フレーム同期回路 ２ 直並列変換回路 １１〜１４ 同期ワード判定器 １５ オア回路 １６，４１，５１ 選択回路 １７ アパーチャ回路 １８ インバータ回路 １９ 後方保護回路 ２０ 前方保護回路 ２１ フリップフロップ回路 ２２ フレームカウンタ回路 ２３ 先頭位置合せ／列入替え回路 ３１ スイッチ回路
Claims (8)
- 【請求項１】 複数ビットからなる同期ワードが周期的
に挿入された高速ディジタル送信信号を受信してフレー
ム同期を確立するフレーム同期回路であって、前記高速
ディジタル信号をｎ列（ｎは正の整数）の並列ディジタ
ル信号に変換し、前記並列ディジタル信号を基にｎ個の
同期ワード判定器によってフレーム同期を確立し、前記
同期ワード判定器の出力にしたがって各列のデータの先
頭位置合せ及び列入替えを行うようにしたことを特徴と
するフレーム同期回路。 - 【請求項２】 同期判定後に前記ｎ個の同期ワード判定
器のうちの一つを特定し、その他の同期ワード判定器か
らの判定結果の出力を禁止するようにしたことを特徴と
する請求項１記載のフレーム同期回路。 - 【請求項３】 前記同期ワードの再確認を行う後方保護
動作を行う時に前記ｎ個の同期ワード判定器のうちの一
つを特定し、その他の同期ワード判定器からの判定結果
の出力を禁止するようにしたことを特徴とする請求項１
記載のフレーム同期回路。 - 【請求項４】 同期判定後に前記ｎ個の同期ワード判定
器のうちの一つを特定し、その他の同期ワード判定器か
らの判定結果の出力を禁止するようにしたことを特徴と
する請求項３記載のフレーム同期回路。 - 【請求項５】 複数ビットからなる同期ワードが周期的
に挿入された高速ディジタル送信信号を受信してフレー
ム同期を確立するフレーム同期回路であって、前記高速
ディジタル信号をｎ列（ｎは正の整数）の並列ディジタ
ル信号に変換する変換手段と、前記変換手段で変換され
た並列ディジタル信号を基に前記フレーム同期を確立す
るために前記フレーム同期の有無を判定するｎ個の同期
ワード判定器と、前記同期ワード判定器の出力にしたが
って各列のデータの先頭位置合せ及び列入替えを行う手
段とを有することを特徴とするフレーム同期回路。 - 【請求項６】 前記ｎ個の同期ワード判定器の中から前
記フレーム同期を判定した同期ワード判定器を特定する
特定手段と、前記特定手段が特定した同期ワード判定器
以外の同期ワード判定器からの判定結果の出力を禁止す
る手段とを含むことを特徴とする請求項５記載のフレー
ム同期回路。 - 【請求項７】 前記同期ワードの再確認を行う後方保護
動作を行う時に前記ｎ個の同期ワード判定器の中から前
記フレーム同期を判定した同期ワード判定器を特定する
手段と、その特定された同期ワード判定器以外の同期ワ
ード判定器からの判定結果の出力を禁止する手段とを含
むことを特徴とする請求項５記載のフレーム同期回路。 - 【請求項８】 同期判定後に前記ｎ個の同期ワード判定
器の中から前記フレーム同期を判定した同期ワード判定
器を特定する手段と、その特定された同期ワード判定器
以外の同期ワード判定器からの判定結果の出力を禁止す
る手段とを含むことを特徴とする請求項７記載のフレー
ム同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10133778A JPH11331140A (ja) | 1998-05-15 | 1998-05-15 | フレーム同期回路 |
| US09/310,103 US6603777B1 (en) | 1998-05-15 | 1999-05-12 | Method and apparatus for establishing frame synchronization |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10133778A JPH11331140A (ja) | 1998-05-15 | 1998-05-15 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11331140A true JPH11331140A (ja) | 1999-11-30 |
Family
ID=15112774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10133778A Pending JPH11331140A (ja) | 1998-05-15 | 1998-05-15 | フレーム同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6603777B1 (ja) |
| JP (1) | JPH11331140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8666256B2 (en) | 2011-03-22 | 2014-03-04 | Nec Corporation | Optical transceiving system with frame synchronization and optical receiving apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4152205B2 (ja) * | 2003-01-29 | 2008-09-17 | 富士通株式会社 | ディジタルベースバンド変／復調装置 |
| US7606498B1 (en) * | 2005-10-21 | 2009-10-20 | Nortel Networks Limited | Carrier recovery in a coherent optical receiver |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122433A (ja) | 1985-11-22 | 1987-06-03 | Hitachi Ltd | フレ−ム情報転送装置 |
| CA1253639A (en) * | 1986-01-22 | 1989-05-02 | Alan F. Graves | Frame alignment of tributaries of a t.d.m. bit stream |
| JPH0828691B2 (ja) * | 1988-03-14 | 1996-03-21 | 富士通株式会社 | フレーム同期方式 |
| JP2744690B2 (ja) * | 1990-10-15 | 1998-04-28 | 三菱電機株式会社 | フレーム同期回路 |
| JP3390288B2 (ja) | 1995-04-28 | 2003-03-24 | 富士通株式会社 | フレーム同期確立装置および確立方法 |
| US6549242B1 (en) * | 1997-04-04 | 2003-04-15 | Harris Corporation | Combining adjacent TV channels for transmission by a common antenna |
-
1998
- 1998-05-15 JP JP10133778A patent/JPH11331140A/ja active Pending
-
1999
- 1999-05-12 US US09/310,103 patent/US6603777B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8666256B2 (en) | 2011-03-22 | 2014-03-04 | Nec Corporation | Optical transceiving system with frame synchronization and optical receiving apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US6603777B1 (en) | 2003-08-05 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |