JP3371066B2 - ビット位相同期回路およびビット位相同期方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、供給される複数の
信号間に生じるビット単位の位相差を解消するように制
御して信号間の同期位相の保護を図るビット位相同期回
路およびビット位相同期方法に関し、特に、たとえば同
期パターンを周期的に含む入力データと供給されるクロ
ック信号とのビット位相同期の信頼性の改善に用いて好
適なものである。

【０００２】

【従来の技術】従来の通信システムにおいて、装置間の
伝送速度が相対的に低い場合、受信装置は、基準クロッ
ク源から供給されたクロック信号に基づいて送信装置か
らの入力データを再生している。このクロック信号は送
信装置に供給されているクロック信号と同一のものであ
る。さらに伝送速度を高めて送信装置−受信装置間の経
路による遅延時間と基準クロック源−受信装置間の経路
による遅延時間の時間差が入力データ１ビットあたりの
時間が同程度になると、受信装置ではこのクロック信号
を基準に再生された入力データ（すなわち、再生デー
タ）の信頼性が低下してしまうことが知られている。ま
た、再生データの信頼性の低下は、ノイズの影響によっ
ても生じる。このような伝送速度やノイズの影響があっ
ても、受信された再生データの信頼性を維持するには、
受信装置に供給される入力データとクロック信号との位
相関係を調整するビット位相同期回路が必要になる。こ
のようなビット位相同期回路としては、たとえば、特開
平4-293332号公報や特開平2-228839号公報などがある。

【０００３】このビット位相同期回路は、受信装置への
入力データと供給されたクロック信号の位相関係を調整
するビット位相調整部と、ビット位相調整部からの出力
のレベル変化点とクロック信号間の時間関係を基にして
位相調整の判定をするビット変化点検出部とで構成され
ている。ビット位相調整部は、ビット変化点検出部の判
定に応じて位相関係を調整している。このビット位相同
期回路を受信装置に適用することにより、ビット位相同
期回路は、入力データおよびクロック信号のいずれか一
方側を基準にして得られる位相差が自動的にゼロとなる
ように調整している。

【０００４】この自動調整をビット位相同期回路以外の
構成で実現させるには、受信装置に共振素子、または位
相同期ループ（Phase-Locked Loop:以下、PLL という）
回路が適用される。受信装置は、これにより、供給され
る入力データからクロック成分の再生が可能になる。

【０００５】

【発明が解決しようとする課題】ところで、たとえば、
受信装置への入力データのS/N 比が低いとき、ビット位
相同期回路は信号レベルの変化位置として雑音の影響を
受けた変化位置を検出することになる。これによるビッ
ト位相同期回路の誤動作が生じ、ビット位相同期回路は
正確なビット位相同期が難しくなってしまう。

【０００６】受信装置には、この装置の起動時、または
異常状態からの復帰時にこのビット位相同期回路のビッ
ト位相調整部に対して外部から装置を初期化する信号が
供給される。これにより、ビット位相調整部では、動作
余裕の点から望まれる、位相調整範囲の中心位置に調整
点が設定される。しかしながら、このとき、受信装置
は、装置の初期化によってビット位相調整部だけでな
く、装置の他の部分も同時に初期化してしまうので、動
作開始までに時間がかかることになる。

【０００７】ところで、ビット位相調整部に可変遅延素
子を適用して、特に異常（すなわち、ハンチング）状態
から正常な同期状態に復帰させる際にビット位相同期回
路だけをリセットするとともに、単に調整点が位相調整
範囲の中心位置に来るように動作させても、ビット位相
同期回路が余分な同期保護動作をしてしまうことがあ
る。この余分な同期保護動作は、リセット前に既に供給
されていた入力データがリセット後もビット位相同期回
路内に存在し、かつこの入力データから同期パターンが
検出されると生じる。この結果、ビット位相同期回路
は、ハンチング状態から後方保護状態へと状態を遷移さ
せ、この後方保護状態での規定回数の同期パターン検出
が行なわれる。この状態遷移のため正常な同期状態への
復帰が遅延されてしまう。

【０００８】また、前述した共振素子、あるいはPLL 回
路を受信装置に適用する回路構成は、ディジタル集積回
路と比較して大型でしかも高価である。

【０００９】本発明はこのような従来技術の欠点を解消
し、簡単で安価な構成で、雑音に強く、最適な同期保護
を行なうことのできるビット位相同期回路およびビット
位相同期方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は上述の課題を解
決するために、受信の際に同期検出用のビットパターン
を周期的に含む入力データと供給されるクロック信号と
のビット単位の位相差を解消するように制御して同期位
相を保護するビット位相同期回路において、この回路
は、この入力データとこのクロック信号との位相差を位
相調整範囲にわたって調整するビット位相調整手段と、
このビット位相調整手段の出力からビットパターンを検
出し、検出されたビットパターンの検出結果に基づいて
この入力データとこのクロック信号との位相関係を判定
する位相判定手段と、この位相判定手段の出力に応じて
位相関係の判定を一時的に停止させる判定停止制御手段
とを有し、ビット位相調整手段は、位相判定手段からの
判定に応じて位相調整することを特徴とする。

【００１１】ここで、ビット位相調整手段は、入力デー
タ、およびクロック信号のいずれか一方の信号の遅延量
を調整する遅延調整手段を有するように構成するとよ
い。また、位相判定手段は、入力データとクロック信号
との位相差の有無に応じて位相調整範囲を設定する際
に、位相差が有るときよりも位相差がゼロのときの位相
調整範囲を大きくするように判定信号を出力することが
好ましい。

【００１２】また、遅延調整手段は、直列に接続した複
数の遅延手段と、位相判定手段から供給される判定信号
に応じて制御信号を出力する選択制御手段と、この選択
制御手段からの制御信号に応じて該遅延手段の出力を選
択する遅延量選択手段とを有するように構成するとよ
い。

【００１３】ビット位相同期回路は、位相判定手段での
ビットパターン検出の判定に応じてビット位相調整手段
で位相調整をするとともに、判定停止制御手段が供給さ
れる位相判定手段からの出力に応じてこの位相判定手段
の位相関係の判定を一時的に停止させる制御を行なうこ
とにより、ビット位相調整手段の位相調整も動作を一時
停止させ、この間に一時停止の前に供給されていた入力
データをすべてビット位相同期回路内から消去してしま
う。

【００１４】また、本発明は、受信の際に同期検出用の
ビットパターンを周期的に含む入力データと供給される
クロック信号との間で検出されたビット単位の位相関係
に応じて複数の状態に分類しこの検出された状態での処
理工程を経て次への状態に状態遷移させこの入力データ
とこのクロック信号の位相同期を保護するビット位相同
期方法において、この方法は、この入力データとこのク
ロック信号との位相同期の調整を一時停止させ入力デー
タを捨てる一時停止処理工程を有する待機状態を位相同
期が乱れた乱調状態の前に加え、この待機状態には複数
の状態からそれぞれ状態遷移されることを特徴とする。

【００１５】ここで、複数の状態とは、位相同期のとれ
た同期状態、ビットパターンの連続した予め規定した回
数の同期外れ検出処理を含む前方保護状態、およびビッ
トパターンの連続した予め規定した回数の同期検出を含
む後方保護状態である。

【００１６】ビット位相同期方法は、複数の状態からそ
れぞれ状態遷移される待機状態を乱調状態の前に加え、
それぞれの状態で供給された入力データをこの待機状態
の間に捨てることにより、乱調状態において生じていた
誤った同期保護を防止している。

【００１７】

【発明の実施の形態】次に添付図面を参照して本発明に
よるビット位相同期回路およびビット位相同期方法の一
実施例を詳細に説明する。

【００１８】本実施例は、データ伝送装置における受信
装置の一部に適用された、同期検出用のビットパターン
を周期的に含む入力データと供給されるクロック信号と
のビット単位の位相差を解消するように制御して同期位
相を保護するビット位相同期回路およびビット位相同期
方法について、図１〜図３を参照しながら説明する。一
般的に、通信システムにおいて同期検出用のビットパタ
ーンは、たとえばフレーム同期、セル同期、ワード同期
等をとるために用いられる。

【００１９】図１はビット位相同期回路10の概略的な回
路構成を示している。ビット位相同期回路10は、入力デ
ータとクロック信号との位相差を位相調整範囲にわたっ
て調整するビット位相調整部11と、このビット位相調整
部11の出力からビットパターンを検出し、検出されたビ
ットパターンの検出結果に基づいてこの入力データとこ
のクロック信号との位相関係を判定する同期パターン検
出部12と、この同期パターン検出部12の出力に応じて位
相関係の判定を一時的に停止させる待機制御部13とを有
している。

【００２０】ビット位相調整部11には、供給される入力
データ、およびクロック信号のいずれか一方の信号を基
準に他方の信号の遅延量を調整する遅延調整部11a と、
同期パターン検出部12から供給される判定信号に応じて
制御信号を出力するアップダウンカウント部11b と、こ
のアップダウンカウント部11b から供給される制御信号
に応じて遅延調整部11a からの出力を選択する遅延量選
択部11c がある。本実施例では、クロック信号を基準に
入力データとの位相差を遅延量に換算して位相を調整し
ている。

【００２１】同期パターン検出部12には、入力データを
段階的に遅延させる遅延部12a と、遅延部12a と、この
遅延部12a からシリアルに供給される入力データを記憶
するとともに、この入力データをビット毎にシフトさせ
てパラレルに出力するシフトレジスト部12b と、シフト
レジスト部12b からの出力と同期パターンとの照合を行
なう同期パターン照合部12c と、この同期パターン照合
部12c の照合結果に基づいて信号間の位相関係の判定を
行なう位相判定部12d がある。位相判定部12dは、入力
データとクロック信号との位相差の有無に応じて位相調
整範囲を設定する際に、位相差が有るときよりも位相差
がゼロのときの位相調整範囲を大きくするように判定信
号を出力する。

【００２２】待機制御部13には、位相判定部12d の動作
を一時停止待機期間を形成する待機期間カウント部13a
と、この待機期間カウント部13a の出力と位相判定部12
d からの判定結果に応じて待機制御信号を出力する待機
状態制御部13b とがある（後述する図３を参照）。

【００２３】ビット位相同期回路10においてビット位相
調整部11には、入力端子1,2 を介してそれぞれ入力デー
タ、クロック信号が供給されている。供給された入力デ
ータが遅延調整部11a で遅延させられ、遅延量選択部11
c に送られる。この遅延量選択部11c にはアップダウン
カウント部11b から制御信号が供給されている。遅延量
選択部11c は制御信号に応じて遅延された入力データを
同期パターン検出部12に出力する。アップダウンカウン
ト部11b には位相判定部12d から判定信号が供給されて
いる。アップダウンカウント部11b は、この判定信号に
応じて供給されるクロック信号を基準にカウントして同
時に２個以上の遅延量が選択されないように制御信号を
生成している。

【００２４】同期パターン検出部12は、ビット位相調整
部11からの出力を遅延部12a およびシフトレジスト部12
b に供給している。遅延部12a は、それぞれに遅延され
た入力データをシフトレジスト部12b にするとともに、
この入力データを出力データとして出力端子3 から出力
している。この同期パターン検出部12では同期パターン
からのビット位相のずれを検出するため、シフトレジス
ト部12b は、遅延された入力データをクロック信号に基
づいてビットシフトさせ、かつパラレル化されたデータ
を同期パターン照合部12c に出力する。同期パターン照
合部12c は、供給された入力データと同期パターンとの
照合を行なった照合結果を位相判定部12d に出力する。
同期パターン検出部12は、ビット位相調整部11から供給
されるクロック信号を出力端子4 を介して出力してい
る。

【００２５】位相判定部12d には、この同期パターン照
合部12c から照合結果が供給されるとともに、待機制御
部13から待機制御信号が供給されている。位相判定部12
d は供給される照合結果を基にビット位相のずれを調整
する制御信号を生成する。位相判定部12d は、この制御
信号を前述したビット位相調整部11のアップダウンカウ
ント部11b および待機制御部13に出力している。ここ
で、位相判定部12d は、待機制御部13が待機状態を指示
しているとき、アップダウンカウント部11b への制御信
号出力を一時停止する。

【００２６】待機制御部13は、位相判定部12d からの制
御信号に基づいてビット位相調整回路10を待機状態にす
るように待機期間カウント部13a を作動させる。待機期
間カウント部13a は、クロック信号に基づいてカウント
を行なっている。ここで、待機状態とは、他の状態から
ハンチング状態に移行する途中の中間状態（すなわち、
図２のプレハンチング状態）を示している。待機期間カ
ウント部13a はこの待機状態が検出されたとき、供給さ
れるクロック信号を基準にカウントを開始する。待機期
間カウント部13a は、カウントによって生成された待機
期間に関するタイミング信号を待機状態制御部13b に供
給する。待機状態制御部13b は、タイミング信号と位相
判定部12d からの制御信号によりカウント期間中、待機
制御信号を生成している。待機状態制御部13b は、この
待機制御信号を位相判定部12d に出力している。

【００２７】次にこのビット位相同期回路10の概略的な
動作を前出した図１および図２の状態遷移図を用いて説
明する。

【００２８】入力データが入力端子1 を介してビット位
相調整部11に供給されている。ビット位相調整部11に
は、入力端子2 を介してクロック信号が供給されてい
る。ビット位相調整部11において、回路起動時の初期状
態で入力データとクロック信号との位相差は、ある大き
さなるように設定されている。この設定に応じて位相調
整された入力データが同期パターン検出部12に出力され
る。クロック信号もビット位相調整部11を介して同期パ
ターン検出部12に供給されている。

【００２９】同期パターン検出部12は、位相の調整され
た入力データを各種のタイミングでサンプリングし、サ
ンプリングした入力データが同期パターンを含んでいる
か同期パターンの照合を行なっている。同期パターン検
出部12は、この同期パターンの照合結果から入力データ
とクロック信号との位相関係を判定する。同期パターン
検出部12は、判定結果に基づいた制御信号をビット位相
調整部11および待機制御部13に出力する。ビット位相調
整部11は、この制御信号に応じて入力データとクロック
信号の位相を調整する。待機制御部13は、同期パターン
検出部12からの制御信号に応じて同期パターン検出部12
の動作を一時停止させる待機制御信号を同期パターン検
出部12に出力する。

【００３０】ビット位相同期回路10は、このように待機
制御部13からの制御も受けることによって同期パターン
検出部12の動作を５つの動作状態に分類している。この
分類は同期パターン検出部12内の位相判定部12d が行な
っている。ここで、５つの動作状態とは、たとえば図２
に示すようにプリハンチング状態21、ハンチング状態2
2、後方保護状態23、同期状態24、および前方保護状態2
5である。

【００３１】ビット位相同期回路10の動作を状態遷移に
基づいて簡単に説明すると、プリハンチング状態21で
は、この状態への遷移前に供給された入力データが、ビ
ット位相同期回路10内からなくなるまで判定動作の一時
停止の処理が行なわれる。この一時停止期間は前述した
ようにカウントで決められている。ハンチング状態22で
は、入力データとクロック信号との位相差をある所定の
値にしその後同期パターンを検出するハンチング処理が
行なわれる。また、同期状態23は、同期パターン検出処
理が行なわれ、後方保護状態24では、連続した規定回数
の同期パターン検出を行ない、この同期パターンが検出
されたとき、正しい同期パターン検出とする後方保護処
理を含んでいる。そして、前方保護状態25では、規定回
数の同期パターン検出が行なわれなかったとき、同期外
れとする同期検出処理、すなわち前方保護処理が行なわ
れる。

【００３２】ビット位相同期回路10は、起動時の状態と
してプリハンチング状態21になるように初期設定されて
いる（経路a ）。このプリハンチング状態21で一時停止
処理が終えると状態は経路b を経てハンチング状態22に
遷移させられる。ハンチング状態22でハンチング処理が
施される。ハンチング状態22では同期パターンが一定時
間内に検出されないとき、位相判定部12d は入力データ
とクロック信号との位相差を変化させる制御信号をビッ
ト位相調整部11に出力する。ビット位相調整部11で位相
調整された入力データを基に同期パターン検出部12は、
同期パターン検出を継続する（経路c ）。この後、同期
パターン検出回路12で同期パターン検出がされると、位
相判定部12d は状態をハンチング状態22から後方保護状
態23に遷移させる（経路d ）。

【００３３】後方保護状態23において、後方保護処理が
行なわれた際に、連続して規定回数の同期パターン検出
が行なわれると、位相判定部12d は状態を同期状態24に
遷移させる（経路e ）。一方、後方保護処理で誤同期に
判定されると、位相判定部12d は状態をプリハンチング
状態21に遷移させる（経路f ）。

【００３４】同期状態24では、入力データとクロック信
号との位相差を調整するための遅延時間がゼロのとき、
経路g を経て追従するように遅延処理を行なうことな
く、同期パターン検出を継続する。また、同期パターン
照合部12c がこの遅延時間の短いと検出した際に、経路
h を経て位相判定部12d は、ビット位相調整部11に遅延
時間を増加させるように制御信号を出力する。この処理
後、同期パターン検出部12は同期パターン検出を継続す
る。一方、この遅延時間が長いとき、経路i を経て位相
判定部12d はビット位相調整部11に遅延時間を短縮させ
るように制御信号を供給する。この処理後、同期パター
ン検出部12は同期パターン検出を継続する。この同期状
態24において、位相判定部12d は遅延時間の調整範囲が
限界範囲を越えた際に経路j を介して状態をプリハンチ
ング状態21に遷移させる。また、同期状態24での同期パ
ターンが検出されなかったとき、位相判定部12d は状態
を経路k を介して前方保護状態25に遷移させる。

【００３５】前方保護状態25において同期パターン検出
部12が再び同期パターンを検出した際に、位相判定部12
d は経路l を介して状態を同期状態24に戻らせる。前方
保護状態25の前方保護処理で同期外れと判定されたと
き、位相判定部12d は経路m を経て状態をプリハンチン
グ状態21に遷移させる。

【００３６】ここで、遅延時間の調整範囲について簡単
に説明する。ハンチング状態22での位相調整範囲は入力
データの1 ビットあたりの伝送時間以上とする。同期状
態24での位相調整範囲はハンチング状態22での位相調整
範囲を中心に位相調整範囲をその中心の前後に延長して
いる。このようにビット位相調整部11は、状態に応じて
位相調整範囲を変更させる。

【００３７】一例として伝送速度が100Mbps の場合、1
ビットの伝送時間は10nSである。このことから、ハンチ
ング状態22での位相調整範囲は、たとえば12nSとする。
この設定で同期パターンが送出されていると、ビット位
相調整部11はこの位相調整範囲で同期の引込みが可能に
なる。また、同期状態24での位相調整範囲は、たとえば
ハンチング状態22での位相調整範囲を10倍した120nS に
設定する。このように同期状態24で位相調整範囲を拡張
することにより、ビット位相調整部11は、温度変動等に
よる入力データとクロック信号との位相関係の変動を吸
収することができる。

【００３８】ところで、位相調整の比較として起動後の
ビット位相調整部11は、このビット位相調整部11の不安
定性により位相調整範囲の限界領域付近で位相調整する
虞れがある。これを防止するための方法として、ビット
位相調整部11の動作を安定させた後、外部からリセット
信号がビット位相調整部11に供給され強制的に位相調整
範囲の中央に位相調整点を設定する方法がある。しかし
ながら、ビット位相調整部11のリセット時にデータの誤
りおよびフレーム同期外れを起こしてしまう。この方法
に比べて前述した方法によれば、ビット位相調整部11を
リセットすることなく、位相調整範囲の中央部に調整点
をセットできるので、ビット位相同期回路10は、入力デ
ータを正確に伝送でき、フレーム同期も確実に引き込め
る。

【００３９】次にこのビット位相同期回路10のより具体
的な構成と動作について図３を参照しながら簡単に説明
する。ビット位相調整部11において遅延調整部11a は、
複数の遅延素子D1〜Dnを直列に接続している。遅延素子
D1〜Dnには、相補型- 金属酸化半導体（complementary-
metal oxide semiconductor:以下、C-MOS という）を用
いることが好ましい。また、遅延素子D1〜Dnからの各遅
延出力は、遅延選択部11c の遅延量選択スイッチSW1 〜
SWn に供給されている。なお、スイッチとしては、上述
したC-MOS ゲートだけに限定されるものでなく、エミッ
タ結合論理演算回路（emitter coupled logic:ECL ）、
ガリウム砒素半導体素子、バイポーラ半導体素子、およ
び論理素子によるセレクタを使用してもよい。この使用
により、回路動作の高速化と低消費電力化を行なうこと
ができる。

【００４０】この遅延量選択スイッチSW1 〜SWn には、
たとえば、ノイズに強く、高速のスイッチングに対応さ
せるため、たとえば、C-MOS を用いる。この際、C-MOS
に用いられている電界効果トランジスタの一方側だけが
選択されるように他方の電界効果トランジスタ動作を禁
止する。このためにアップダウンカウント部11b から供
給される制御信号は、インバータ回路を介して他方の電
界効果トランジスタに供給する。これにより、相補的な
関係にある２つの電界効果トランジスタの駆動能力を変
えている。このようにC-MOS で構成することにより、従
来の論理素子に比べて切換時に生じる波形歪みを軽減さ
せることができる。

【００４１】アップダウンカウント部11b は、図示しな
いが遅延量を設定するアップダウンカウンタ、アップダ
ウンカウンタからの出力を位相判定部12d からの制御信
号に応じたデコード処理を行なうデコーダ、立上がり時
間と立下がり時間とに差を持たせる複数のバッファを有
している。このようなバッファを用いて立上がりを遅
く、かつ立下がりを速くすることにより、ビット位相調
整部11は、たとえば遅延量選択スイッチSW1 〜SWn の一
つだけを選択するハイレベル期間の短いパルスを生成で
きる。

【００４２】同期パターン検出部12の遅延部12a を構成
する２つの遅延素子121 、122 も遅延素子D1〜Dnと同じ
素子である。シフトレジスト部12b は、３つのシフトレ
ジスタ123 、124 、125 を有している。ビット位相調整
部11は、位相調整された入力データを遅延素子121 とシ
フトレジスタ123 に供給している。遅延素子121 は遅延
させた入力データを出力端子3 に供給するとともに、遅
延素子121 と縦接続された遅延素子122 とシフトレジス
タ124 にも入力データが出力されている。この遅延素子
122 でさらに遅延された入力データはシフトレジスタ12
5 に供給される。シフトレジスタ123 、124 、125 は、
シリアルに供給される入力データを記憶するとともに、
この入力データをビット毎にシフトさせてパラレルにそ
れぞれ同期パターン照合部12c の同期パターン照合回路
126 、127 、128 に出力する。

【００４３】ここで、同期パターン照合回路126 、127
、128 には、同期パターン用の符号系列としてたとえ
ば、旧国際電信電話諮問委員会（CCITT ）勧告G.708 お
よび G.709で規定された伝送方式を用いると、入力デー
タ中に 125μS 毎に符号「11110110」と符号「0010100
0」との組合せからなる同期パターンが記憶されてい
る。

【００４４】また、 nビットのデータを mビットのデー
タに変換するnBmB符号を用いた場合、コマンド符号を同
期パターンとして使用する。この他、 nビットの入力デ
ータに対して n-1番目のビットを反転させた反転符号を
n+1番目の位置に 1ビット付加するnB1C符号を用いる
と、周期的に現われるビット反転を検出することによっ
て同期検出を行なえる。さらに、ATM セルの伝送の場
合、同期パターン照合回路126 、127 、128 は、ATM セ
ルのヘッダ誤り制御フィールドの規則を監視したり、あ
るいは空セルに挿入された同期パターンの照合等によっ
て照合を行なっている。また、同期パターンの配置は、
単に周期的に配置されるだけでなく、超越配置（分散配
置）、あるいは集中配置等の配置方法を適用してもよ
い。

【００４５】同期パターン照合回路126 、127 、128
は、３つの回路での同期パターンの照合結果をそれぞれ
位相判定部12d に出力する。位相判定部12d は、同期パ
ターンが３つ同時に検出されると、ビット位相同期が確
立されたものとみなし現状を保つ判定結果をビット位相
調整部11に出力する。同期パターン照合回路127 、128
で同期パターンが同時に一致して検出されるとき、これ
は、入力データに対する位相遅延量が不足していること
を意味しているので、位相判定部12d は、ビット位相調
整部11に遅延時間を増やすように制御信号を出力する。
一方、同期パターン照合回路126 、127 で同期パターン
が同時に一致して検出されるとき、これは、入力データ
に対する位相遅延量が多すぎることを意味しているの
で、位相判定部12d は、ビット位相調整部11に遅延時間
を減らすように制御信号を出力する。

【００４６】同期パターンがある指定された時間内に検
出されなかったとき、位相判定部12d は、プリハンチン
グ状態21への状態遷移に応じた制御信号をビット位相調
整部11と待機制御部13に出力する。待機制御部13は、同
期パターン検出部12の動作を一時停止させる待機制御信
号を同期パターン検出部12に出力する。これによって、
同期パターン検出部12は判定動作を停止するが停止前に
供給されていた入力データを送出してしまう。

【００４７】もし、この待機制御部13を設けないと、ハ
ンチング状態22に状態遷移した際にこの状態遷移前に供
給されている入力データを基に同期パターン検出が行な
われる。そして、この入力データから同期パターンが検
出されると、位相判定部12dは状態を後方保護状態23に
遷移させる。後方保護状態23では、連続して規定回数の
同期パターン検出が行なわれる。この状態での複数回の
同期パターン検出は、余分な同期パターン検出になる。
このため、ビット位相同期回路10は、同期の確保に必要
以上の時間を要してしまう。

【００４８】このように待機制御部13を設ける構成にす
ることにより、ビット位相同期回路10は、的確な同期パ
ターン検出を行なうことができる。また、前述したよう
に動作させることにより、同期パターン検出を従来より
迅速に、かつ誤り検出の確率を極めて小さくすることが
できる。たとえ雑音による一時的な同期パターンの喪失
が生じても次に供給される同期パターンを検出して同期
状態を維持することにより、入力データを保護すること
ができる。

【００４９】前述したビット位相同期回路の実施例は、
入力データの位相を調整したが、他の実施例としてビッ
ト位相調整部11の代わりにクロック信号の位相を調整す
るようにクロック位相調整部を設けても同様に位相調整
しながら、同期パターンの検出を行なうことができる。

【００５０】なお、ビット位相同期回路10の位相調整制
御は、ソフトウェアのプログラム処理によって位相調整
してもよく、回路を小型化することができる。また、本
発明は、前述した実施例に限定されるものでなく、本発
明の概念を含んでいれば伝送端局装置、中継装置、同期
端局装置、交換装置、モデム等の通信装置に適用できる
ことは言うまでもない。

【００５１】

【発明の効果】このように本発明のビット位相同期回路
によれば、位相判定手段でのビットパターン検出の判定
に応じてビット位相調整手段で位相調整をするととも
に、判定停止制御手段が供給される位相判定手段からの
出力に応じてこの位相判定手段の位相関係の判定を一時
停止制御して、ビット位相調整手段の位相調整も動作を
一時停止させ、この停止の前に供給されていた入力デー
タをすべてビット位相同期回路内から消去することによ
り、簡単な構成で雑音に強く信頼性の高いデータ伝送を
行なうことができ、かつ余分な同期パターン検出を行な
うことなく、的確な同期パターン検出を行なうことがで
きる。

【００５２】また、本発明のビット位相同期方法によれ
ば、複数の状態からそれぞれ状態遷移される待機状態を
乱調状態の前に加え、それぞれの状態で供給された入力
データをこの待機状態の間に捨てて、乱調状態において
生じていた誤った同期保護を防止することにより、信頼
性の高いデータ伝送を可能にし、かつ余分な同期パター
ン検出を行なうことなく、的確な同期パターン検出を行
なうことができる。

【図面の簡単な説明】

【図１】本発明に係るビット位相同期回路の一実施例の
構成を示すブロック図である。

【図２】図１に示したビット位相同期回路の動作を説明
する状態遷移図である。

【図３】図１に示したビット位相同期回路のより具体的
な構成を示す回路図である。

【符号の説明】

10 ビット位相同期回路 11 ビット位相調整部 12 同期パターン検出部 13 待機制御部 11a 遅延調整部 11b アップダウンカウント部 11c 遅延量選択部 12a 遅延部 12b シフトレジスト部 12c 同期パターン照合部 12d 位相判定部 13 待機制御部 21 プリハンチング状態 22 ハンチング状態 23 後方保護状態 24 同期状態 25 前方保護状態

フロントページの続き (72)発明者 太矢 隆士 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平８−163117（ＪＰ，Ａ) 特開 平４−293332（ＪＰ，Ａ) 特開 平２−228839（ＪＰ，Ａ) 特開 平10−112705（ＪＰ，Ａ) 特開 平８−288933（ＪＰ，Ａ) 特開 平５−219040（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/08 H04L 7/02 H04L 7/033 H04J 3/06

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 受信の際に同期検出用のビットパターン
   を周期的に含む入力データと供給されるクロック信号と
   のビット単位の位相差を解消するように制御して同期位
   相を保護するビット位相同期回路において、該回路は、 該入力データと該クロック信号との位相差を位相調整範
   囲にわたって調整するビット位相調整手段と、 該ビット位相調整手段の出力から前記ビットパターンを
   検出し、検出されたビットパターンの検出結果に基づい
   て該入力データと該クロック信号との位相関係を判定す
   る位相判定手段と、 該位相判定手段の出力に応じて位相関係の判定を一時的
   に停止させる判定停止制御手段とを有し、 前記ビット位相調整手段は、前記位相判定手段からの判
   定に応じて位相調整することを特徴とするビット位相同
   期回路。
2. 【請求項２】 請求項１に記載のビット位相同期回路に
   おいて、前記ビット位相調整手段は、前記入力データ、
   および前記クロック信号のいずれか一方の信号の遅延量
   を調整する遅延調整手段を有することを特徴とするビッ
   ト位相同期回路。
3. 【請求項３】 請求項１または２に記載のビット位相同
   期回路において、前記位相判定手段は、前記入力データ
   と前記クロック信号との位相差の有無に応じて前記位相
   調整範囲を設定する際に、前記位相差が有るときよりも
   前記位相差がゼロのときの前記位相調整範囲を大きくす
   るように判定信号を出力することを特徴とするビット位
   相同期回路。
4. 【請求項４】 請求項１ないし３のいずれか一項に記載
   のビット位相同期回路において、前記遅延調整手段は、 直列に接続した複数の遅延手段と、 前記位相判定手段から供給される判定信号に応じて制御
   信号を出力する選択制御手段と、 該選択制御手段からの制御信号に応じて該遅延手段の出
   力を選択する遅延量選択手段とを有することを特徴とす
   るビット位相同期回路。
5. 【請求項５】 受信の際に同期検出用のビットパターン
   を周期的に含む入力データと供給されるクロック信号と
   の間で検出されたビット単位の位相関係に応じて複数の
   状態に分類しこの検出された状態での処理工程を経て次
   への状態に状態遷移させ該入力データと該クロック信号
   の位相同期を保護するビット位相同期方法において、該
   方法は、 該入力データと該クロック信号との位相同期の調整を一
   時停止させ入力データを捨てる一時停止処理工程を有す
   る待機状態を前記位相同期が乱れた乱調状態の前に加
   え、該待機状態には前記複数の状態からそれぞれ状態遷
   移されることを特徴とするビット位相同期方法。
6. 【請求項６】 請求項５に記載のビット位相同期方法に
   おいて、前記複数の状態とは、 前記位相同期のとれた同期状態、前記ビットパターンの
   連続した予め規定した回数の同期外れ検出処理を含む前
   方保護状態、および前記ビットパターンの連続した予め
   規定した回数の同期検出を含む後方保護状態であること
   を特徴とするビット位相同期方法。