KR20050021491A - 데이터 비트 값 측정 방법 및 수신기 - Google Patents

데이터 비트 값 측정 방법 및 수신기 Download PDF

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KR20050021491A
KR20050021491A KR10-2005-7000820A KR20057000820A KR20050021491A KR 20050021491 A KR20050021491 A KR 20050021491A KR 20057000820 A KR20057000820 A KR 20057000820A KR 20050021491 A KR20050021491 A KR 20050021491A
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stage
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칼드웰리차드제이
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

가변 임계값 슬라이서 스테이지를 구비한 수신기는 오버 샘플링된 원 복조된 데이터의 샘플을 비동기식으로 제공하는 복조기(14) 및 2 비트 기간까지 오버 샘플링된 데이터를 지연시키는 시프트 레지스터(60)를 포함한다. 실질적으로 2개의 연속 비트 기간의 중간점에 대응하는 스테이지(62, 72)의 샘플이 결합되어서, 비트 슬라이서(22)에 인가될 신호(∫Xn)를 형성한다. 비트 슬라이서(22)로부터의 비트 스트림 신호는 2비트 기간 동안 2개의 이어진 시프트 레지스터(30, 32)에 의해 지연되고, 동시에 비트의 중심에서 지연된 슬라이스된 신호(Bn-2)를 샘플링하기 위해 데이터 레이트로 클록 신호를 생성하는 클록 복원 회로(74)에 인가되어서 출력 신호(34)를 생성한다.

Description

데이터 비트 값 측정 방법 및 수신기{FSK RECEIVER HAVING A VARIABLE THRESHOLD SLICER STAGE AND CORRESPONDING METHOD}
본 발명은 가변 임계값 슬라이서 스테이지를 가진 수신기에 관한 것이다. 본 발명은 블루투스 표준에 따라 사용될 수 있는 FSK 수신기에 특별히 적용되지만 이에 한정되는 것은 아니다.
공개되지 않은 PCT 특허 출원 IB01/02707(출원인의 정리 번호 PHGB 010002)는 이러한 수신기에 관한 것이다. 첨부 도면의 도 1은 이 종래의 특허 출원에 개시된 바와 같은 가변 임계값 슬라이서를 가진 GFSK 수신의 간단한 개략 블록도를 도시하고 있다. GFSK 수신기는 안테나(12)에 연결된 입력단 및 수신기의 아키텍쳐에 따라서 디지털 또는 아날로그가 될 수 있는 복조기(14)에 연결된 출력단을 가진 RF 프론트 엔드(10)를 포함한다. 적분 및 덤프 스테이지(18)는 데이터 필터(16)의 출력단 및 검출된 비트용 출력단(34)을 가진 가변 임계값 슬라이서(20)의 입력단에 연결되어 있다.
적분 및 덤프 스테이지(18)는 비트 기간마다 하나의 신호를 제공할 수 있는, 2개의 교번해서 리셋되는 적분 및 덤프 스테이지(18A, 18B)를 포함하며, 이 신호는 2개의 이전 비트 기간 동안의 디지털 신호값에 기초한다. 스위치(40)는 비트 기간 마다 토글되어서, 스테이지(18A, 18B)의 출력단을 슬라이서(22)의 입력단(24)에 교번해서 접속시킨다.
마스터 클록(42)은 비트 레이트의 배수인 주파수를 가진 클록 신호를 제공한다. 클록 신호와 복조기(14)의 출력의 타이밍 동기화는 동기화 스테이지(44)에서 이루어진다. 스테이지(44)는 스위치(40)에 연결된 제 1 입력단(48) 및 리셋 모든 2 비트 스테이지(52)에 연결된 제 2 출력단(50)을 가진 모든 비트 스테이지 토글부(46)에 연결된다. 스테이지(52)는 적분 및 덤프 스테이지(18A)의 리셋 입력단에 우선 연결되고, 적분 및 덤프 스테이지(18B)의 리셋 입력단에 연결된 출력단을 갖고 있는 1비트 지연 스테이지(54)에 다음으로 연결된다. 지연 스테이지(54)를 제공함으로써, 스테이지(18A, 18B)는 비트 기간 마다 교번해서 리셋될 수 있다.
가변 임계값 슬라이서(20)는 적분 및 덤프 스테이지(18)로부터의 신호(Sn)용 제 1 입력단(24) 및 위치(P1 내지 P4)를 가진 4개의 위치 스위치로서 구현된 임계 레벨 선택기(28)가 선택하는 3개의 임계 레벨 중 하나용 제 2 입력단(26)을 가진 슬라이서 또는 비교기(22)를 포함한다. 슬라이서(22)의 출력단은 2개의 직렬 접속된 1비트 지연 스테이지(30, 32)에 연결되며, 이 스테이지의 출력단(33)은 출력단자(34)에 접속된다. 슬라이서(22)의 출력단의 비트(Bn)는 현재의 비트를 나타내고, 출력단(31, 33) 각각의 비트(Bn-1 및 Bn-2)는 1비트 및 2비트 간격으로 지연된 2개의 바로 앞 비트이다. 이들 2개의 바로 앞 비트(Bn-1, Bn-2)는 슬라이서(22)의 입력단26)에 인가될 특정 임계값 레벨(Tn)을 선택하는 데 사용된다. 다음의 진리표는 Bn-1 및 Bn-2의 2진값이 레벨 선택기(28)의 위치를 측정하는 방법을 나타낸다.
따라서, 현재 비트(Bn) 이전의 2개의 비트의 값이 현재의 임계 레벨을 측정한다.
임계값 레벨의 값은 임계값 산정 스테이지(36)에 의해 제공된다. 스테이지(36)는, 편리하게 참조할 수 있도록 선택기(28)의 임계값 위치에 대응하는 위치(P1 내지 P4)를 포함하는 4위치 임계값 선택기 스위치(38)를 포함한다. 스위치(38)로의 입력 신호는 적분 및 덤프 스테이지(18)로부터의 신호(Sn)를 포함한다. 노이즈 효과를 감소시키는 데 1천 비트 정도의 혹은 그 이상의 시상수를 가진 장시간 적분기(401, 411, 421, 431)는 스테이지(38, 28)의 위치(P1- P1, P2-P2, P3-P3, P4-P4) 사이에 각각 접속되어서, 4개의 평균 임계 레벨(L11, L01, L10, L00)을 각각 제공한다. 스위치(38)에 의해 결정되는 위치도 비트(Bn-2 및 Bn-1)의 값에 의해 선택된다. 따라서, 슬라이서(22)의 입력단(26)에 인가되는 임계 레벨은 신호(Sn)에 의해 업데이트되는 레벨이기도 하다.
ISI(심볼간 간섭)으로 인해서 현재의 비트(Bn)가 인접 비트의 영향을 받는다. 0.5의 BT를 사용한 GMSK 변조의 경우에, 이전 비트(Bn-1)가 가장 큰 영향을 받고, Bn-2는 약간 영향을 받고, Bn-3는 거의 영향을 받지 않는다. 각각의 비트 판정에 대해서, 이전 순서의 비트에 의해 야기된 ISI의 순수 효과가 양의 바이어스를 생성하는 경우에는 양의 슬라이서 임계값이 선택되고, 음의 바이어스를 생성하는 경우에는 음의 슬라이서 임계값이 선택된다. 도 1에서, 충분히 분석해서 임계값을 선택하는데 2개의 이전 비트(Bn-1 및 Bn-2)만이 필요하다. 슬라이서(20)는 이전 2비트의 히스토리에 따라서, 즉 최종 2개의 검출된 비트가 11, 01, 10 또는 00 이였는지 여부에 따라서 임계값을 선택한다. 따라서, 각각의 비트 판정은 오직 4개의 임계값 중 하나의 선택을 필요로 한다.
디지털 복조기(14)의 출력은 GFSK 변조된 데이터를 나타내는 진폭을 가진 시분할 파형이다. 실제로 변조된 신호는 소위 데이터의 20배로 샘플링되고, 각각의 비트는 ISI로 인해서 인접 비트로 오버 스프레드될 것이다. 이 정보를 분석하기 위해서, 적분 함수가 사용되어서 최종 비트에 의해 야기된 변화에 의해 나타나는 위상의 변화의 추정치를 계산한다. 적분 및 덤프 스테이지(18)가 유지 기능을 갖고 있어서, 적분기의 출력은 2비트 기간의 끝에 유지되어서 리셋된다.
슬라이스되는 신호는 복조된 신호로, 최종 몇 비트 동안 적분되어 유지된다. 이를 행하는 동안 신호 중 일정 부분에 대해서 적분이 수행되어야 하고, 따라서 복조된 신호와 동기화되어야 한다. 타이밍 동기화가 처음에 수행되지 않기 때문에, 가변 임계값 슬라이서를 사용하는 것이 불가능하므로, 복조된 신호는 종래의 슬레이서를 사용해서 우선 슬라이스되며, 슬라이스된 데이터는 가변 임계값 슬라이서에 사용되는 적분기가 개시되기 전에 타이밍 동기화를 수행하기 위해 디지털 위상 록 루프를 구동하는 데 사용된다. 지연을 방지해서 가변 임계값 슬라이서가 효율적으로 되도록 하는 것이 바람직하다.
본 발명은 첨부된 도면을 예로서 참조하면서 설명될 것이다.
도 1은 PCT 특허 출원 IB01/02707에 개시된 타입의 GMSK 수신기의 블록 개략도,
도 2는 본 발명에 따라 제조된 수신기의 실시예의 블록 개략도.
도면에서 동일한 특징부를 나타내는데 동일한 참조 번호가 사용되었다.
본 발명의 목적은 가변 임계값 슬라이서가 종래의 동기화없이 자유롭게 동작할 수 있도록 하는 것이다.
본 발명의 제 1 측면에 따라서, 복조된 주파수 변이 키 신호로부터 데이터 비트의 값을 측정하는 방법이 제공되며, 이 방법은 복조된 신호로부터 복원된 원 데이터를 오버 샘플링하는 단계와, 원 데이터의 샘플을 지연시키는 단계와, 원 데이터의 선택된 지연 샘플들을 결합해서 비트 슬라이스될 하나의 샘플을 형성하는 단계와, 슬라이스될 샘플을 비트 슬라이스해서 비트 스트림 신호를 생성하는 단계와, 비트 스트림 신호를 지연시키는 단계와, 비트 스트림 신호를 사용해서 클록 신호를 복원하는 단계와, 복원된 클록 신호를 사용해서 지연된 비트 스트림 신호를 데이터 레이트로 샘플링해서 검출된 비트를 생성하는 단계를 포함한다.
본 발명의 제 2 측면에 따라서, FSK 신호를 사용하는 수신기가 제공되며, 이 수신기는 오버 샘플링된 원 데이터를 공급하는 복조기와, 오버 샘플링된 원 데이터를 지연시키는 제 1 지연 수단과, 원 데이터의 선택된 지연 샘플들을 결합시켜서 슬라이스될 샘플을 제공하는 수단과, 슬라이스될 샘플로부터 비트 스트림 신호를 생성하는 비트 슬라이싱 수단과, 비트 스트림 신호를 지연시키는 제 2 지연 수단과, 비트 슬라이싱 수단에 연결된 클록 복원 수단과, 제 2 지연 수단의 출력단에 연결되어서 검출된 비트를 생성하도록 클록 복원 수단에 의해 제어가능한 비트 샘플링 수단을 포함한다.
첨부된 도면 중 도 2를 참조하되, 간략하게 하기 위해서 실시된 실시예와 도 1의 기존의 실시예 사이의 차이만이 설명될 것이다.
복조기(14)로부터의 신호(Xn)는 도시된 실시예에서 비트 레이트의 20배만큼 오버샘플링된다. 20배의 오버 샘플링이라는 것은 한정하는 것이 아니고, 더 낮거나 높은 값은 물론 예컨대 다른 샘플을 추가함으로써 이 값을 변화시키는 다른 방법이 사용될 수 있다. 오버샘플링된 신호는 최소 29 스테이지를 가진 시프트 레지스터(60)를 포함한 지연 라인에 인가되어서, 그 입력단에 인가되는 신호를 29의 샘플 기간(또는 1.5 비트 기간)만큼 지연시킬 수 있다. 9번째 및 10번째 스테이지(62, 64)로부터 유도된 출력은 실질적으로 0.5비트 기간의 시간 지연에 대응하며, 가산기(66)에서 서로 합쳐진다. 그 합은 증폭기(68)에 인가되고, 여기서 이득 K가 곱해진다. 증폭기(68)의 출력은 가산기(70)의 제 1 입력단에 인가된다.
출력은 실질적으로 1.5 비트 기간의 지연에 대응하는 29번째 시프트 레지스터 스테이지(72)로부터 나와서, 가산기(70)의 제 2 입력단에 인가된다. 근사치 ∫Xn에 대응하는 출력인 비트 슬라이서(22)의 입력단(24)에 인가되어서 비트 스트림을 생성한다. 비트 슬라이서(22)의 출력은 2개의 캐스캐이드 시프트 레지스터(30, 32) 및 클록 복원 회로(74)에 인가된다. 설명되는 실시예에서, 시프트 레지스터(30, 32)는 20개의 스테이지를 갖고 있지만, 각각의 시프트 레지스터가 1비트 기간 이상의 지연을 갖고 있는 경우, 다른 수의 스테이지가 사용될 수 있다. 디지털 위상 로크 루프(DPLL)를 포함할 수 있는 클록 복원 회로(74)는 제 2 시프트 레지스터(32)의 출력단에 연결된 입력단 및 검출된 비트용 출력단(34)에 연결된 출력단을 갖고 있는 샘플링 회로(76)를 제어한다.
동작시에 2개의 캐스캐이드 시프트 레지스터(30, 32)는 이전 2개의 비트(Bn-1, Bn-2)의 히스토리를 제공하며, 이는 슬라이스 레벨을 선택하는 데 그리고, 이 슬라이스 레벨의 조정에 사용된다. 이들 비트(Bn-1, Bn-2)는 데이터 레이트에 동기화되지 않은 임계값 회로(28)에 피드백된다. 클록 복원 회로(74)는 비트의 중간에서 데이터 레이트로 제 2 시프트 레지스터(32)의 출력을 샘플링하는데 사용되어서 출력단(34)에 일련의 비트를 제공한다.
이전 비트(Bn-3)를 사용하는 것이 바람직하다면, 추가 시프트 레지스터가 시프트 레지스터(30, 32)와 캐스캐이드된다. 3개의 비트 신호가 임계값 레벨(Tn)을 선택하는 데 사용될 것이다.
원 슬라이스된 데이터(Bn)의 부정확성을 감소시키기 위해서, 다음 함수가 수행될 수 있다.
여기서 Z-1 및 Z-2는 시프트 레지스터(30, 32)로 인한 지연이다.
3개의 샘플을 추가하고, 재 슬라이싱함으로써, 신호가 제로 크로싱 부근에서 슬라이스될 때 발생할 수 있는 단일 샘플 오실레이션을 방지한다. 이 함수의 평균 지연이 1 샘플 기간이기 때문에, 첫번째 비트 지연이 1 샘플만큼 감소되어야 한다. 이 평균은 임계값 측정 과정 및 클록 복원 설정 시간을 개선할 것이다.
이득 K는 2개의 가장 최근 샘플에 적용되고, 이는 스테이지(62, 64)의 9번째 및 10번째 샘플이다. 이는 적분 함수를 변경해서, 이전 비트에 대한 최근 비트의 영향을 바이어싱시킨다. 이 함수는 가장 최근 비트로부터의 샘플의 2배를 취함으로써 이미 2배 바이어싱되었으며, 즉 시프트 레지스터(60)가 클로킹되면, 스테이지(62)의 9번째 샘플은 스테이지(64)의 10번째 샘플이 되고, 이로써 2개의 연속 샘플링 기간에 스테이지(66)에 형성된 합에 영향을 미친다. 이는 도시된 회로의 시뮬레이션이 감도와 동일 채널 거부(cochannel rejection) 사이의 최상의 절충 방안을 제공한다는 것을 도시하기 때문에, 행해진다. 이들 시뮬레이션은 최적의 K값이 1에 가까울 것이라고 제안했다. K를 1에서 0.8로 낮춤으로써, 시뮬레이션은 0.2dB의 약간의 감도의 개선이 있다는 것을 나타내었다. K=2를 선택하는 것은 상당히 나쁜 경우이며, 이는 각각의 비트에서 2개의 샘플을 사용하는 것과 유사하다.
요컨대, 수신기 회로의 개시 기간 동안, 복조된 출력은 비동기식으로 오버 샘플링되고, 선택된 원 데이터 샘플은 결합되어서 슬라이서(22)로의 입력 신호를 형성한다. 슬라이서(22)로부터의 출력(Bn)은 복원된 데이터 신호의 샘플을 데이터 레이트로 동기화시키는 클록 복원 회로(74)에 인가된다. 일단 클록 복원 회로(74)가 동기화되면, 피드백된 비트(Bn-1, Bn-2)는 동기화된 데이터가 될 수 있다. 이후에 가변 임계값 회로(22)는 첨부된 도 1에 도시된 실시예 또는 공개되지 않은 PCT 특허 출원 IB01/02707(출원인의 정리 번호 PHGB 010002)에 설명된 실시예에 따라 기능할 것이다.
도 2에 도시된 가변 임계값 슬라이서는 도 1에 도시된 회로에 비해서 구현 및 작동이 더 간편하다. 클록 복원에 별도의 종래의 슬라이서가 필요없고, 클록 복원이 고속의 DPLL(Digital Phase locked Loop)를 사용해서 행해질 필요가 없으며, 전체 회로가 간단해진다.
다중 경로로 인한 지연 확산이 FSK 신호의 하나의 편이(deviation)의 신호의 손실을 야기시키는 경우에 가변 임계값 슬라이서의 성능을 강화하기 위해서, 이러한 종류의 지연 확산이 발생할 때, 최적의 비트 에러율(BER)을 달성하기 위해서 가변 임계값 슬라이서로의 입력단의 신호의 진폭을 균일하게 하는 것이 유익하다는 것을 알았다. 이 정규화는 1탭 이퀄라이저와 유사한 회로를 사용해서 수행된다. 동작시에, 이른바 동기화 코드워드를 참조해서, 동기화동안 발생하는 신호의 최대 피크-피크 진폭값을 사용해서 수행될 수 있다.
도 2에 도시된 실시예의 설명에서 주어지는 숫자는 예시적인 것으로 이에 한정되는 것이 아니다.
본 상세한 설명과 특허 청구 범위에서 용어 "하나의"는 그러한 구성 요소가 복수개 존재할 가능성을 배제하지 않는다. 또한, 용어 "포함한다"는 여기에 열거되지 않은 소자 또는 단계의 존재를 배제하지 않는다.
본 개시물을 읽음으로써, 다른 수정이 당업자에게는 자명할 것이다. 이러한 수정은 이미 알려져 있는, 가변 임계값 슬라이서를 가진 수신기 및 그 구성 요소의 일부를 갖고 있는 수신기를 사용하고, 여기 설명된 특징부에 추가로 혹은 이 특징부를 대신해서 사용될 수 있는 다른 특징부를 포함할 수 있다. 청구항의 특징부의 특정 조합에 적용되는 것으로 구성되어 있지만, 본 출원의 개시물의 범주는 어떤 새로운 특성 및 여기 직간접적으로 개시된 특징부의 어떤 새로운 조합 또는 이들의 일반화된 것도 포함할 수 있고, 이는 어떤 청구항에 개시된 것과 같은 발명인지인 여부 및 본 발명과 같은 기술적인 문제를 일부 혹은 모두 해결하고 있는지 여부와 관계없다. 여기서 본 출원인은 본 출원의 혹은 본 출원으로부터 파생된 다른 출원의 진행 동안 이러한 특징부 및/또는 이러한 특징부의 조합으로 새로운 청구항이 만들어질 수 있다고 강조한다.

Claims (11)

  1. 복조된 주파수 변이 키 신호로부터 데이터 비트의 값을 측정하는 방법에 있어서,
    상기 복조된 신호로부터 복원된 원 데이터를 오버 샘플링하는 단계와,
    상기 원 데이터의 샘플을 지연시키는 단계와,
    상기 원 데이터의 선택된 지연 샘플들을 결합해서 비트 슬라이스될 하나의 샘플을 형성하는 단계와,
    상기 슬라이스될 샘플을 비트 슬라이스해서 비트 스트림 신호를 생성하는 단계와,
    상기 비트 스트림 신호를 지연시키는 단계와,
    상기 비트 스트림 신호를 사용해서 클록 신호를 복원하는 단계와,
    상기 복원된 클록 신호를 사용해서 상기 지연된 비트 스트림 신호를 데이터 레이트로 샘플링해서 검출된 비트를 생성하는 단계를 포함하는
    데이터 비트 값 측정 방법.
  2. 제 1 항에 있어서,
    실질적으로 0.5비트 기간 및 1.5비트 기간의 지연 이후에 발생한 상기 지연된 원 데이터의 샘플들이 결합해서 비트 슬라이스될 샘플들을 형성하는
    데이터 비트 값 측정 방법.
  3. 제 1 항에 있어서,
    실질적으로 0.5비트 기간의 지연 이후에 발생하는 상기 원 데이터의 적어도 2개의 연속 샘플은 합해지고, 이득이 곱해지며, 그 결과는 실질적으로 1.5비트 기간의 지연 이후에 발생한 원 데이터의 적어도 하나의 샘플에 가산되는
    데이터 비트 값 측정 방법.
  4. 제 3 항에 있어서,
    상기 이득은 실질적으로 1인
    데이터 비트 값 측정 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 슬라이스될 샘플을 비트 슬라이싱하기 전에 정규화(normalize)하는 단계를 더 포함하는
    데이터 비트 값 측정 방법.
  6. FSK 신호를 사용하는 수신기에 있어서,
    오버 샘플링된 원 데이터를 공급하는 복조기(14)와,
    상기 오버 샘플링된 원 데이터를 지연시키는 제 1 지연 수단(60)과,
    상기 원 데이터의 선택된 지연 샘플들을 결합시켜서 슬라이스될 샘플을 제공하는 수단(66, 68, 70)과,
    상기 슬라이스될 샘플로부터 비트 스트림 신호를 생성하는 비트 슬라이싱 수단(22)과,
    상기 비트 스트림 신호를 지연시키는 제 2 지연 수단(30, 32)과,
    상기 비트 슬라이싱 수단(22)에 연결된 클록 복원 수단(74)과,
    상기 제 2 지연 수단(30, 32)의 출력단에 연결되며, 검출된 비트를 생성하도록 상기 클록 복원 수단(74)에 의해 제어가능한 비트 샘플링 수단을 포함하는
    수신기.
  7. 제 6 항에 있어서,
    상기 제 1 지연 수단(60)은 적어도 3N/2 스테이지를 가진 시프트 레지스터 수단을 포함하되, 상기 N은 상기 오버 샘플링 레이트에 대응하는 스테이지의 수이고, 스테이지 N/2 및 3N/2로부터의, 혹은 인접한 시프트 레지스터로부터의 출력이 결합 수단(66, 68, 70)에 인가되는
    수신기.
  8. 제 6 항에 있어서,
    상기 제 1 지연 수단(60)은 3N/2 스테이지를 구비한 시프트 레지스터 수단을 포함하되,
    상기 N은 상기 오버 샘플링 레이트에 대응하는 스테이지의 수이고,
    상기 결합 수단(66, 68, 70)은 스테이지 N/2 부근의 2개의 인접한 시프트 레지스터 스테이지의 출력단에 연결된 제 1 가산 스테이지와, 상기 제 1 가산 스테이지의 출력단에 연결된 스케일링 스테이지와, 상기 스케일링 스테이지의 출력단에 연결된 제 1 입력단, 상기 스테이지 3N/2에 혹은 부근의 시프트 레지스터의 출력단에 연결된 제 2 입력단 및 상기 비트 슬라이싱 수단(22)에 연결된 출력단을 구비한 제 2 가산 스테이지를 포함하는
    수신기.
  9. 제 8 항에 있어서,
    상기 스케일링 스테이지는 실질적으로 1의 스케일링 수를 갖는
    수신기.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 오버 샘플링 레이트는 20이고,
    상기 스테이지(9, 10, 29)의 출력은 상기 결합 수단(66, 68, 70)에 인가되는
    수신기.
  11. 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 2 지연 수단(30, 32)은 제 1 및 제 2 지연 스테이지 - 상기 스테이지 각각은 실질적으로 1비트 기간의 지연을 가짐 - 를 포함하고,
    상기 비트 슬라이싱 수단은 복수의 임계값을 저장하는 수단과, 제 1 및 제 2 지연 스테이지의 출력의 상기 비트 값에 따라서 슬라이스될 현재 유지되는 샘플과 비교하기 위한 임계값을 선택하는 수단을 포함하는
    수신기.
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