CN1669283A - 具有可变阈值限幅级的fsk接收机及相应方法 - Google Patents

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Abstract

一种具有可变阈值限幅级的接收机，包括：解调器(14)，用于以异步方式提供过采样原始解调数据的样本；移位寄存器(60)，用于使过采样数据延迟2比特周期。级(62，72)中基本上对应于两个连续比特周期中间的样本组合形成一个信号(fXn)，用以施加到比特限幅器(22)上。来自比特限幅器(22)的比特流信号由两个级联的移位寄存器(30，32)延迟两比特周期，同时施加到时钟恢复电路(74)上，以便以数据率产生时钟信号，从而在比特中心对延迟限幅信号(Bn－2)采样以产生输出信号(34)。

Description

具有可变阈值限幅级的FSK接收机及相应方法
本发明涉及一种具有可变阈值限幅级的接收机。本发明尤其适用于FSK(频移键控)接收机，例如根据蓝牙标准采用的FSK接收机，但并不限于此。
未公布的PCT专利申请IB01/02707(申请人参考PHGB 010002)涉及这种接收机。附图1显示了一种GFSK接收机的简化示意框图，该接收机具有本在先专利申请中所公开的可变阈值限幅器。GFSK接收机包括：射频前端10，其具有连接到天线12的输入以及连接到解调器14的输出，解调器14可根据接收机的结构为数字或模拟的。积分和转储级18连接到数据滤波器16的输出和可变阈值限幅装置20的输入，限幅装置20具有用于已检测比特的输出34。
积分和转储级18包括两个交替复位的积分和转储级18A、18B，它们能够每比特周期提供信号，该信号基于前两个比特周期上的数字信号值。开关40每比特周期进行切换，以交替地将级18A、18B的输出连接到限幅器22的输入24。
主时钟42提供频率为几倍比特率的时钟信号。时钟信号与解调器14输出的定时同步在同步级44中实现。级44连接到每比特翻转级46，其具有连接到开关40的第一输出48和连接到每两比特复位级52的第二输出50。级52首先连接到积分和转储级18A的复位输入端，其次连接到一比特延迟级54，一比特延迟级54的输出连接到积分和转储级18B的复位输入端。提供延迟级54以允许级18A和18B每比特周期交替复位。
可变阈值限幅装置20包括限幅器或比较器22，限幅器22具有接收来自积分和转储级18的信号Sn的第一输入24以及接收由阈值电平选择器28从四个阈值电平中选择的一个阈值电平的第二输入26，阈值电平选择器28实现为四位置开关，具有位置P1至P4。限幅器22的输出连接到两个串联的一比特延迟级30、32，后者的输出33连接到输出端34。限幅器22输出上的比特Bn表示当前比特，而比特Bn-1和Bn-2分别表示两个最近在先(immediately preceding)比特，它们分别延迟一比特和两比特间隔。这两个最近在先比特Bn-1和Bn-2用于选择要施加到限幅器22的输入端26上的特定阈值电平Tn。如下真值表说明Bn-1、Bn-2的二进制值如何确定电平选择器28的位置。
 Bn-1  Bn-2  开关位置
 1  1  P1
 0  1  P2
 1  0  P3
 0  0  P4
因此，在当前比特Bn之前的这两个比特的值确定了当前的阈值电平。
阈值电平的值由阈值估计级36提供。级36包括四位置阈值选择开关38，开关38包括(为方便引用)与选择器28的阈值位置对应的位置P1至P4。开关38的输入信号包括来自积分和转储级18的信号Sn。具有约为或大于1000个比特的时间常数以减轻噪声影响的长时间常数积分器401、411、421和431分别连接在级36和28的位置P1-P1、P2-P2、P3-P3、P4-P4之间，以分别提供四个平均阈值电平L11、L01、L10、L00。开关38确定的位置还通过比特Bn-2和Bn-1的值选择。因此，施加到限幅器22的输入端26上的阈值电平也是正由信号Sn更新的电平。
ISI(符号间干扰)使当前比特Bn受相邻比特的影响。对于BT为0.5的GMSK调制，在先比特Bn-1的影响是主要的，Bn-2有一些影响，而Bn-3则具有非常小的影响。对每次比特判决，如果在先比特序列引起的ISI的净效应导致正偏移，则选择正限幅器阈值，而如果导致负偏移，则选择负限幅器阈值。在图1中，只需要两个最近的在先比特Bn-1和Bn-2即可以满足要求的分辨率选择阈值。限幅器20根据两个在先比特的历史，即根据两个最近的检测比特是否为11、01、10或00来选择阈值。因此，每次比特判决需要选择仅四个阈值之一。
数字解调器14的输出是时间离散波形，其振幅表示GFSK调制数据。基本上，解调信号以例如20倍数据率被采样，并且每个比特将因ISI而过度扩展到相邻比特。为了分析此信息，利用积分功能来产生以最近比特引起的相位变化为主的相位变化的估计。积分和转储级18具有保持功能，由此，积分器的输出保持到两个比特周期结束，然后被复位。
被限幅的信号是已经积分并在最近几个比特期间保持的解调信号。这样，必须对信号的特定部分执行积分，且此积分必须与解调信号同步。由于最初不会实现定时同步，因此不可能采用这种可变阈值限幅器，而是首先用常规限幅器将解调信号限幅，再将限幅后的数据用于驱动数字锁相环，以在可变阈值限幅器中使用的减法器可以启动之前实现定时同步。希望在使可变阈值限幅器有效时避免延迟。
本发明的一个目的是实现一种能够无需先同步就能够自由运行的可变阈值限幅器。
根据本发明的一个方面，提供了一种根据解调的频移键控信号确定数据比特值的方法，所述方法包括下列步骤：对从解调信号恢复的原始数据过采样；使原始数据的样本延迟；组合原始数据的选定延迟样本以形成要进行比特限幅的样本；对要进行限幅的所述样本进行比特限幅以产生比特流信号；使比特流信号延迟；使用所述比特流信号来恢复时钟信号；以及利用所恢复的时钟信号以所述数据率对所述延迟的比特流信号进行采样，以产生检测比特。
根据本发明的第二方面，提供一种用于FSK信号的接收机，包括：解调器，用于提供过采样原始数据；第一延迟装置，用于使过采样原始数据延迟；组合装置，用于组合所述原始数据的选定延迟样本，以提供要限幅的样本；比特限幅装置，用于根据要限幅的样本产生比特流信号；第二延迟装置，用于使比特流信号延迟；时钟恢复装置，其连接到比特限幅装置；以及比特采样装置，其连接到第二延迟装置的输出且可由时钟恢复装置控制，以产生检测比特。
下面参照附图，通过示例来描述本发明，附图中：
图1是具有PCT专利申请IB01/02707中所公开的类型的GMSK接收机的示意框图；以及
图2是根据本发明制作的接收机的实施例的示意框图。
在附图中，同样的参考标记用于表示对应的特征。
为简洁起见，现参照附图2，只对所示实施例与图1的已知实施例之间的差异进行描述。
在所示实施例中，以20倍比特率的因子对来自解调器14的信号Xn进行过采样。过采样因子为20不是限制性的，还可以采用具有较低或较高值的因子以及例如通过加上其它样本来改变因子的其它方法。过采样信号施加到延迟线上，该延迟线包括具有至少29级的移位寄存器，可将施加到其输入端的信号延迟29个样本周期(或1.5比特周期)。输出由第9和第10级62、64导出(其延迟基本上等于半个比特周期)，并在加法器66中一起相加。然后将和值施加到放大器68上，由放大器68将该和值乘以增益因子K。放大器68的输出加到加法器70的第一输入端。
从第29级移位寄存器72得到基本上延迟一个半比特周期的输出，此输出施加到加法器70的第二输入端。将对应于近似值∫Xn的输出施加到比特限幅器22的输入端24，以产生比特流。比特限幅器22的输出施加到两个级联移位寄存器30、32和时钟恢复电路74。在所示实施例中，移位寄存器30、32具有20级，但只要每个移位寄存器具有一比特周期的总延迟，则也可以采用不同数量的级。时钟恢复电路74可包括数字锁相环(DPLL)，它控制采样电路76，采样电路76具有连接到第二移位寄存器32的输出的输入和连接到检测比特输出34的输出。
工作时，两个级联的移位寄存器30、32提供两个在先比特Bn-1、Bn-2的历史信息，此历史信息用于选择限幅电平以及调整该限幅电平。这些比特Bn-1、Bn-2无需与数据率同步即可反馈到阈值电路28。时钟恢复电路74用于以数据率在比特中点对第二移位寄存器32的输出采样，从而在输出34上提供一系列比特。
如果希望使用在先比特Bn-3，则要将另一个移位寄存器与移位寄存器30、32级联。随后将3个比特信号用于选择阈值电平Tn。
为了提高原始限幅数据Bn的精度，可以执行如下功能：
Bn＝Lim(Bn+Z-1·Bn+Z-2·Bn)
其中，Z-1和Z-2是因移位寄存器30、32所致的延迟。
将三个样本相加并重新限幅，可消除最可能在靠近过零处对信号限幅时出现的单次采样振荡(single-sample oscillation)。由于通过此功能的平均延迟为一个采样周期，则第一比特延迟应减少一个样本。这种平均应该会改善阈值判决过程和时钟恢复设置时间。
对两个最近的样本，即存在于级62、64中的第9和第10个样本应用增益因子K。这会改变积分功能，使其相对于前一比特(previousbit)，偏重最后比特(last bit)的影响。此积分功能已加偏了两次，因为具有最近比特(most recent bit)的两个样本，也就是说，移位寄存器60在时钟控制下，级62中的第个样本成为级64中的第10个样本，从而在两个连续采样周期中对级66中形成的和值作出贡献。这样做是因为电路仿真表明，这样可以在灵敏度和共信道干扰抑制之间实现最佳折衷。这些仿真还表明，K的最佳值接近1。仿真表明，通过将K从1减少到0.8，可以使灵敏度改善大约0.2dB。已经发现，选择K＝2的效果相当差，这类似于使用每个比特的两个样本。
概括地说，在接收机电路的启动阶段，以异步方式对解调输出进行过采样，并将选定的原始数据组合形成限幅器22的输入信号。限幅器22的输出Bn施加到时钟恢复电路74，此电路使对恢复数据信号的采样与数据率同步。一旦时钟恢复电路74已同步，则比特Bn-1、Bn-2反馈可以是同步的数据。随后，可变阈值电路22将根据附图1所述实施例或未公布的PCT专利申请IB01/02707(申请人参考PHGB010002)中所描述的实施例来工作。
与图1所示电路相比较，图2所示可变阈值限幅器不但实现起来更简单，而且操作也非常简单。而且，不需要采用单独的常规限幅器来进行时钟恢复，时钟恢复不必用快速DPLL(数字锁相环)来完成，于是整个电路本身就更为简单。
为了在多径所致延迟扩展可能在FSK信号偏移时引起信号丢失的情形中提高可变阈值限幅器的性能，已经发现，在出现这些延迟扩展时，为了取得最佳比特误码率(BER)，将可变阈值限幅器输入端上信号的振幅归一化是有益的。归一化可以采用近似1抽头均衡器的电路来实现。工作时，可以利用在例如同步期间出现的信号的最大峰峰振幅值来实现增益归一化，其中码字作为参考。
在图2所示实施例的说明中给出的数值是说明性而非限制性的。
在本说明书和权利要求书中，单元之前的用词“一个”不排除存在多个这种单元。此外，用语“包括”不排除存在不同于所列举的其它单元或步骤。
通过阅读本公开内容，本领域技术人员显然清楚其它修改方案。这种修改方案可涉及其它特征，这些特征是在设计、制造和使用具有可变阈值限幅器的接收机及其部件中已知的，并且可以代替本文所述特征使用或作为本文所述特征的补充。虽然本申请中提出的权利要求是针对特征的特定组合，但应理解，本申请的公开范围还包括本文显示或隐含公开的任何创新特征或特征的任何创新组合，或者它们的一般化，而无论此类特征是否涉及目前在任一权利要求中要求权利的同样发明以及是否像本发明一样减轻同样的技术问题。申请人这里提请注意，可以在办理本申请或由此派生的任何其它申请时，针对此类特征和/或此类特征的组合来提出新的权利要求。

Claims (11)

1.一种确定来自解调的频移键控信号的数据比特的值的方法，包括下列步骤：对从所述解调信号恢复的原始数据过采样；使所述原始数据的样本延迟；组合来自所述原始数据的选定延迟样本以形成要进行比特限幅的样本；对要进行限幅的所述样本进行比特限幅以产生比特流信号；使所述比特流信号延迟；使用所述比特流信号来恢复时钟信号；以及利用所述恢复的时钟信号以所述数据率对所述延迟的比特流信号进行采样，以产生检测比特。
2.如权利要求1所述的方法，其特征在于：将基本上延迟半比特周期和一个半比特周期后出现的延迟原始数据样本组合形成要进行比特限幅的样本。
3.如权利要求1所述的方法，其特征在于：将基本上延迟半比特周期后出现的至少两个连续原始数据样本相加并与一个增益因子相乘，其结果加到基本上延迟一个半比特周期后出现的至少一个原始数据样本上。
4.如权利要求3所述的方法，其特征在于：所述增益因子具有基本上为单位一的值。
5.如权利要求1至4中任意一项所述的方法，其特征在于：在进行比特限幅之前对要进行限幅的所述样本进行归一化处理。
6.一种用于FSK信号的接收机，包括：解调器(14)，用于提供过采样原始数据；第一延迟装置(60)，用于使所述过采样原始数据延迟；组合装置(66，68，70)，用于组合所述原始数据的选定延迟样本，以提供要限幅的样本；比特限幅装置(22)，用于根据要限幅的所述样本产生比特流信号；第二延迟装置(30，32)，用于使所述比特流信号延迟；时钟恢复装置(74)，其与所述比特限幅装置(22)相连；以及比特采样装置，其与所述第二延迟装置(30，32)的输出相连且可由所述时钟恢复装置(74)控制，以产生检测比特。
7.如权利要求6所述的接收机，其特征在于：所述第一延迟装置(60)包括具有至少3N/2个级的移位寄存器装置，其中N是与所述过采样率对应的级数，以及来自级N/2和3N/2或在其附近的输出施加到所述组合装置(66，68，70)上。
8.如权利要求6所述的接收机，其特征在于：所述第一延迟装置(60)包括具有3N/2级的移位寄存器装置，其中N是与所述过采样率对应的级数；以及，所述组合装置(66，68，70)包括：第一加法级，其连接到级N/2附近的两个相邻移位寄存器级的输出；比例缩放级，其连接到所述第一加法级；第二加法级，其具有连接到所述比例缩放级的输出的第一输入，连接到所述级3N/2上或其附近的移位寄存器的输出的第二输入以及连接到所述比特限幅装置(22)的输出。
9.如权利要求8所述的接收机，其特征在于：所述比例缩放级具有基本上为单位一的比例因子。
10.如权利要求7、8或9所述的接收机，其特征在于：所述过采样率为20，以及级9、10和29的输出施加到组合装置(66，68，70)上。
11.如权利要求6至10中任意一项所述的接收机，其特征在于：所述第二延迟装置(30，32)包括第一和第二延迟级，其各具有基本上为一个比特周期的延迟；以及，所述比特限幅装置具有用于存储多个阈值的部件；及用于根据所述第一和第二延迟级的输出上的比特值选择阈值，以便与当前保持的要限幅的样本进行比较的部件。
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication