JP2002185361A - 相関ピーク検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を簡略化する。 【解決手段】 アンテナ１０と、高周波処理部２０と、
Ａ／Ｄ変換器３０と、ＤＭＦ４０と、３値和回路５０
と、ウインドウコンパレータ６０と、データ復元回路７
０とを備える。ＤＭＦ４０は、Ａ／Ｄ変換器３０からの
Ｎ個のシンボルとＰＮ符号列との相関値を算出する。３
値和回路５０は、ＤＭＦ４０からの連続する３つの相関
値の和（３値和）を算出する。ウインドウコンパレータ
６０は、加算器５４からの３値和がしきい値Ｔｈ１より
も大きいとき、所定期間Ｈレベルとなるパルス（Ｈパル
ス）をデータ復元回路７０の入力端子Ｈに出力する一
方、加算器５４からの３値和がしきい値Ｔｈ２よりも小
さいとき、所定期間Ｌレベルとなるパルス（Ｌパルス）
をデータ復元回路７０の入力端子Ｌに出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は相関ピーク検出回
路に関し、さらに詳しくは、スペクトル拡散通信方式の
受信機に用いられる相関ピーク検出回路に関する。

【０００２】

【従来の技術】スペクトル拡散通信方式の受信機では、
まず受信信号から直交する２相のスペクトル拡散信号
（ベースバンド信号）ＳＩ，ＳＱを得る。これら２相の
スペクトル拡散信号ＳＩ，ＳＱは、受信機内に設けられ
た図８に示すようなディファレンシャル方式の相関ピー
ク検出回路に入力される。図８に示す相関ピーク検出回
路に入力されたスペクトル拡散信号ＳＩ，ＳＱは、それ
ぞれＡ／Ｄ変換器１０１，１０２によってデジタル信号
に変換される。次いで、デジタル信号に変換されたスペ
クトル拡散信号ＳＩ，ＳＱとＰＮ符号との相関値Ｉ，Ｑ
が、デジタルマッチドフィルタ１０３，１０４によって
求められる。次いで、相関値Ｉと相関値Ｑとのベクトル
和の大きさが積算器１０５によって求められる。そして
判定回路１０６は、積算器１０５によって得られたベク
トル和の大きさと所定のレベルのしきい値とを比較し、
その比較結果に応じて検出パルスを出力する。受信機で
は、判定回路１０６から出力される検出パルスに応答し
て、すなわち、相関ピークが検出されるタイミングに基
づいて、同期捕捉・データ復元などが行われる。

【０００３】

【発明が解決しようとする課題】図８に示した相関ピー
ク検出回路では、２つのデジタルマッチドフィルタ１０
３，１０４を設けている。ところが、デジタルマッチド
フィルタには、ＰＮ符号長を長くしたり処理分解能を上
げたりすると回路規模が増大するという特徴がある。回
路規模が増大すると消費電力も増大する。回路規模およ
び消費電力が増大することは、自動車用途やバッテリー
駆動タイプの受信機にとっては致命的である。

【０００４】この発明の目的は、回路規模を簡略化する
ことができる相関ピーク検出回路を提供することであ
る。

【０００５】

【課題を解決するための手段】この発明に従うと、相関
ピーク検出回路は、Ａ／Ｄ変換器と、デジタルマッチド
フィルタと、３値和回路と、判定回路とを備える。Ａ／
Ｄ変換器は、スペクトル拡散されたベースバンドのアナ
ログ信号をデジタル信号に変換する。デジタルマッチド
フィルタは、Ａ／Ｄ変換器からのデジタル信号と拡散符
号との相関値を出力する。３値和回路は、デジタルマッ
チドフィルタからの連続する３つの相関値の和を計算す
る。判定回路は、３値和回路によって得られた相関値の
和と所定のしきい値とを比較し、比較結果に基づいて相
関ピークの有無を判定する。

【０００６】送信側と受信側とでクロックに位相差があ
る場合、デジタルマッチドフィルタからの相関値のピー
ク値は位相差のない場合に比べて小さくなる。したがっ
て、仮に３値和回路を設けない場合には、デジタルマッ
チドフィルタからの相関値がしきい値を越えないために
相関ピークを検出することができない場合がある。しか
し、上記相関ピーク検出回路では、３値和回路の出力す
なわちデジタルマッチドフィルタからの連続する３つの
相関値の和をとることで、位相差がある場合にも位相差
がない場合と同じレベルの相関ピーク値を得ることがで
きる。したがって、判定回路において確実に相関ピーク
を検出することができる。

【０００７】以上のように、上記相関ピーク検出回路で
は、含まれるデジタルマッチドフィルタが１つであるた
め、従来のディファレンシャル方式の相関ピーク検出回
路と比較して、回路規模を簡略化することができる。ま
たこれにより、消費電力を低減することができる。

【０００８】また、３値和回路を設けたため、送受信間
でのクロック差の影響を受けることなく確実に相関ピー
クを検出することができる。

【０００９】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付し、その説明は繰り返さない。

【００１０】＜受信機の構成＞図１は、この発明の実施
の形態による受信機の構成を示すブロック図である。図
１に示す受信機は、スペクトル拡散通信方式の受信機で
あって、アンテナ１０と、高周波処理部２０と、Ａ／Ｄ
変換器３０と、デジタルマッチドフィルタ（以下、ＤＭ
Ｆという。）４０と、３値和回路５０と、判定回路とし
てのウインドウコンパレータ６０と、データ復元回路７
０とを備える。Ａ／Ｄ変換器３０と、ＤＭＦ４０と、３
値和回路５０と、ウインドウコンパレータ６０とで相関
ピーク検出回路が構成される。

【００１１】アンテナ１０は、スペクトル拡散通信方式
の送信機（図示せず）からのスペクトル拡散信号を受信
する。高周波処理部２０は、アンテナ１０によって受信
されたスペクトル拡散信号に対して増幅・フィルタリン
グなどの処理および周波数変換を施してベースバンド信
号に変換する。これにより、スペクトル拡散されたベー
スバンドのアナログ信号が得られる。Ａ／Ｄ変換器３０
は、高周波処理部２０によって得られたベースバンドの
スペクトル拡散信号を、サンプリングクロックの周波数
でデジタル信号に変換する。Ａ／Ｄ変換器３０から出力
されるデジタル信号の最小単位であるシンボルのパルス
幅は、ＰＮ符号列を構成する最小単位であるチップのパ
ルス幅と同じである。チップのパルス幅のＮ倍が、デー
タのパルス幅（１ビット）に相当する。ＤＭＦ４０は、
Ａ／Ｄ変換器３０からのＮ個のシンボル（チップ）とＰ
Ｎ符号列との相関値を算出する。このＰＮ符号列は、Ｎ
個のチップで構成されかつ送信時に用いられたＰＮ符号
列と同じである。ＤＭＦ４０は１つの相関値を算出する
と、シンボルを１段シフトさせてふたたび相関値を算出
する。すなわち、Ａ／Ｄ変換器３０からのデジタル信号
を１チップずつシフトさせつつ相関値を算出する。３値
和回路５０は、遅延器５１−５３と、加算器５４とを含
む。遅延器５１は、ＤＭＦ４０からの相関値を１チップ
のパルス幅に相当する時間だけ遅延させる。遅延器５
２，５３は、それぞれ遅延器５１，５２からの相関値を
１チップのパルス幅に相当する時間だけ遅延させる。加
算器５４は、遅延器５１−５３からの相関値の和（３値
和）を算出する。このように３値和回路５０は、ＤＭＦ
４０からの連続する３つの相関値の和（３値和）を算出
する。ウインドウコンパレータ６０は、通常、データ復
元回路７０の入力端子ＨにＬレベルの信号を出力し、入
力端子ＬにＨレベルの信号を出力する。そしてウインド
ウコンパレータ６０は、加算器５４からの３値和がしき
い値Ｔｈ１よりも大きいとき、所定期間Ｈレベルとなる
パルス（Ｈパルス）をデータ復元回路７０の入力端子Ｈ
に出力する一方、加算器５４からの３値和がしきい値Ｔ
ｈ２よりも小さいとき、所定期間Ｌレベルとなるパルス
（Ｌパルス）をデータ復元回路７０の入力端子Ｌに出力
する。データ復元回路７０は、入力端子ＨにＨパルスを
受けると出力端子Ｑの値をＨレベルに切り換えて保持す
る一方、入力端子ＬにＬパルスを受けると出力端子Ｑの
値をＬレベルに切り換えて保持する。データ復元回路７
０の出力端子Ｑの値が復元データとなる。

【００１２】＜ＤＭＦ４０の動作＞次に、図１に示した
ＤＭＦ４０の動作について詳しく説明する。

【００１３】図２は、図１に示したＤＭＦ４０の内部構
成を示すブロック図である。図２を参照して、ＤＭＦ４
０は、ディレーライン４１と、ＰＮレジスタ４２と、乗
算器４３と、加算回路４４とを含む。ディレーライン４
１はＮ段のシフトレジスタで構成される。各シフトレジ
スタには１シンボル分のデジタル信号が保持される。す
なわち、ディレーライン４１にはＮ個のシンボルＤ１−
ＤＮが保持される。Ｎ段のシフトレジスタは、Ａ／Ｄ変
換器３０からのデジタル信号をサンプリングクロックに
応答してシフトする。ＰＮレジスタ４２には、Ｎ個のチ
ップで構成されるＰＮ符号列Ｐ１−ＰＮが格納される。
ＰＮ符号列Ｐ１−ＰＮは、送信時に用いられたＰＮ符号
列と同じである。乗算器４３は、ディレーライン４１の
各シフトレジスタの出力Ｄｉ（ｉ＝１−Ｎ）とＰＮレジ
スタ４２に格納されたＰＮ符号列の各チップの符号Ｐｉ
（ｉ＝１−Ｎ）とを乗算する。すなわち、Ｄｉ・Ｐｉ
（ｉ＝１−Ｎ）の値を算出する。加算回路４４は、乗算
器４３によって得られた値の和ＳＮ（＝Ｄ１・Ｐ１＋Ｄ
２・Ｐ２＋・・・＋ＤＮ・ＰＮ）を算出する。加算回路
４４によって算出された和ＳＮが相関値となる。

【００１４】ディレーライン４１に保持されたＮ個のシ
ンボルＤｉ（ｉ＝１−Ｎ）がデータ１ビットに相当する
とき、ＰＮレジスタ４２に格納されたＰＮ符号Ｐｉ（ｉ
＝１−Ｎ）とディレーライン４１に保持されたシンボル
Ｄｉ（ｉ＝１−Ｎ）とが理論上すべて一致（または不一
致）する。このとき、図３に示すように、正（または
負）の高い（または低い）相関値Ｎ（または０）が得ら
れる。それ以外のときは、ＰＮ符号Ｐｉ（ｉ＝１−Ｎ）
とシンボルＤｉ（ｉ＝１−Ｎ）とが一致する箇所と一致
しない箇所とがほぼ１：１で存在する。したがって相関
値は、図３に示すように、Ｎと０との中間値Ｎ／２とな
る。

【００１５】送信側のサンプリングクロックと受信側の
サンプリングクロックとは一般的にずれている（位相差
がある）。このため、Ａ／Ｄ変換器３０において、ある
シンボルを続けて２回サンプリングしたりサンプリング
に失敗したりすることがある。これにより、ＤＭＦ４０
によって算出される相関値が小さくなってしまう。以
下、（１）位相差がない場合、（２）位相が遅れる場
合、（３）位相が進む場合においてＤＭＦ４０によって
算出される相関値について説明する。

【００１６】（１）位相差がない場合 図４に示すように、時刻ｔ（ｉ）において、ディレーラ
イン４１に保持されたＮ個のシンボルＤｉ（ｉ＝１−
Ｎ）がデータ１ビットに相当すると、ＰＮレジスタ４２
に格納されたＰＮ符号Ｐｉ（ｉ＝１−Ｎ）とディレーラ
イン４１に保持されたシンボルＤｉ（ｉ＝１−Ｎ）とが
すべて一致する。このとき、ＤＭＦ４０によって算出さ
れる相関値はＮとなり、最大の相関ピークが得られる。

【００１７】（２）位相が遅れる場合 位相が遅れる場合とは、送信側のサンプリングクロック
よりも受信側のサンプリングクロックのほうが速い場合
である。このとき、Ａ／Ｄ変換器３０において１つのシ
ンボルが続けて２回サンプリングされる。その結果、図
５に示すように、ディレーライン４１内で１チップの遅
れ位相が生じる。位相差がない場合には、時刻ｔ（ｉ）
においてＰＮレジスタ４２に格納されたＰＮ符号Ｐｉ
（ｉ＝１−Ｎ）とディレーライン４１に保持されたシン
ボルＤｉ（ｉ＝１−Ｎ）とがすべて一致した。しかし、
位相遅れが生じた場合には、図５に示すように、時刻ｔ
（ｉ）においてすべてが一致するわけではない。ここで
は、Ｎ段のディレイラインのｋ番目で遅れ位相が発生し
たものとする。この場合、時刻ｔ（ｉ）においては、Ｎ
個のシンボルのうちｋ個が一致する。したがって、ＤＭ
Ｆ４０によって算出される相関値は、ｋ＋（Ｎ−ｋ）／
２＝（Ｎ＋ｋ）／２となる。また、時刻ｔ（ｉ）よりも
１サンプリングクロック後の時刻ｔ（ｉ＋１）において
は、Ｎ個のシンボルのうち（Ｎ−ｋ＋１）個が一致す
る。したがって、ＤＭＦ４０によって算出される相関値
は、（ｋ−１）／２＋（Ｎ−ｋ＋１）＝Ｎ−（ｋ−１）
／２となる。

【００１８】以上のように、位相が遅れる場合には、Ｄ
ＭＦ４０によって算出される相関値のピークが時刻ｔ
（ｉ）および時刻ｔ（ｉ＋１）に分散されかつ位相差が
ないときの相関値Ｎよりも小さくなる。

【００１９】（３）位相が進む場合 位相が進む場合とは、送信側のサンプリングクロックの
ほうが受信側のサンプリングクロックよりも速い場合で
ある。このとき、Ａ／Ｄ変換器３０においてサンプリン
グされないシンボルが生じる。その結果、図６に示すよ
うに、ディレーライン４１内で１チップの進み位相が生
じる。ここでは、Ｎ段のディレイラインのｋ番目で進み
位相が発生したものとする。この場合、時刻ｔ（ｉ−
１）においては、Ｎ個のシンボルのうち（Ｎ−ｋ−１）
個が一致する。したがって、ＤＭＦ４０によって算出さ
れる相関値は、（ｋ＋１）／２＋（Ｎ−ｋ−１）＝Ｎ−
（ｋ＋１）／２となる。また、時刻ｔ（ｉ−１）よりも
１サンプリングクロック後の時刻ｔ（ｉ）においては、
Ｎ個のシンボルのうちｋ個のシンボルが一致する。した
がって、ＤＭＦ４０によって算出される相関値は、ｋ＋
（Ｎ−ｋ）／２＝（Ｎ＋ｋ）／２となる。

【００２０】以上のように、位相が進む場合には、ＤＭ
Ｆ４０によって算出される相関値のピークが時刻ｔ（ｉ
−１）および時刻ｔ（ｉ）に分散されかつ位相差がない
ときの相関値Ｎよりも小さくなる。

【００２１】なお、上述の（１）−（３）では正の相関
について説明したが、負の相関についても同様のことが
いえる。

【００２２】＜受信機の動作＞次に、図１に示した受信
機による相関ピーク検出処理およびデータ復元処理につ
いて説明する。

【００２３】アンテナ１０によって受信されたスペクト
ル拡散信号は、高周波処理部２０によってベースバンド
信号に変換される。高周波処理部２０によって得られた
ベースバンドのスペクトル拡散信号は、Ａ／Ｄ変換器３
０によってサンプリングクロックの周波数でデジタル信
号に変換される。上述したとおり、送信側のサンプリン
グクロックと受信側のサンプリングクロックとは一般的
にずれている（位相差がある）ため、Ａ／Ｄ変換器３０
において、あるシンボルを続けて２回サンプリングした
りサンプリングに失敗したりすることがある。したがっ
て、これ以降の処理については、（ａ）位相差がない場
合、（ｂ）位相が遅れる場合、（ｃ）位相が進む場合に
分けて説明する。

【００２４】（ａ）位相差がない場合 図７（ａ）に示すように、ここでは時刻（０）におい
て、ＤＭＦ４０内のディレーライン４１に保持されたＮ
個のシンボルＤｉ（ｉ＝１−Ｎ）がデータ１ビットに相
当するものとする。なお、図７（ａ）−（ｃ）に示した
図の横軸の１目盛りの間隔は、サンプリングクロック１
周期分の時間を表している。時刻（０）において、ＰＮ
レジスタ４２に格納されたＰＮ符号Ｐｉ（ｉ＝１−Ｎ）
とディレーライン４１に保持されたシンボルＤｉ（ｉ＝
１−Ｎ）とがすべて一致し、図７（ａ）に示すように、
ＤＭＦ４０の出力（相関値）はＮとなる。

【００２５】ＤＭＦ４０の出力は３値和回路５０の遅延
器５１に入力される。同時に、それまで遅延器５１，５
２に格納されていた値がそれぞれ遅延器５２，５３に格
納される。具体的には、時刻（−１）から時刻（０）ま
での間、遅延器５１には時刻（−１）におけるＤＭＦ４
０の出力すなわち相関値Ｎ／２が格納され、遅延器５２
には時刻（−２）におけるＤＭＦ４０の出力すなわち相
関値Ｎ／２が格納されている。したがって、時刻（０）
において、遅延器５１には時刻（０）におけるＤＭＦ４
０の出力すなわち相関値Ｎが格納され、遅延器５２には
時刻（−１）におけるＤＭＦ４０の出力すなわち相関値
Ｎ／２が格納され、遅延器５３には時刻（−２）におけ
るＤＭＦ４０の出力すなわち相関値Ｎ／２が格納され
る。

【００２６】遅延器５１−５３に格納された値の和が加
算回路５４によって算出される。時刻（０）における加
算回路５４の出力すなわち３値和回路５０の出力は、図
７（ａ）に示すように、Ｎ／２（遅延器５３）＋Ｎ／２
（遅延器５２）＋Ｎ（遅延器５１）＝２Ｎとなる。

【００２７】３値和回路５０の出力２Ｎは、ウインドウ
コンパレータ６０に入力される。ウインドウコンパレー
タ６０は、３値和回路５０の出力２Ｎとしきい値Ｔｈ１
とを比較する。ここでは、図７（ａ）に示すように、３
値和回路５０の出力２Ｎのほうがしきい値Ｔｈ１よりも
大きい。したがって、ウインドウコンパレータ６０は、
データ復元回路７０の入力端子ＨにＨパルスを出力す
る。これに応答して、データ復元回路７０の出力端子Ｑ
の値はＨレベルに切り換わり、そのまま保持される。

【００２８】時刻（０）から１サンプリングクロック後
の時刻（１）において、ＤＭＦ４０内のディレーライン
４１に保持されたシンボルが１段ずつシフトされる。こ
れにより、図７（ａ）に示すように、ＤＭＦ４０の出力
はＮ／２となる。

【００２９】ＤＭＦ４０の出力Ｎ／２は、３値和回路５
０の遅延器５１に入力される。同時に、それまで遅延器
５１に格納されていた時刻（０）におけるＤＭＦ４０の
出力Ｎが遅延器５２に、遅延器５２に格納されていた時
刻（−１）におけるＤＭＦ４０の出力Ｎ／２が遅延器５
３に格納される。

【００３０】時刻（１）における加算回路５４の出力す
なわち３値和回路５０の出力は、図７（ａ）に示すよう
に、Ｎ／２（遅延器５３）＋Ｎ（遅延器５２）＋Ｎ／２
（遅延器５１）＝２Ｎとなる。

【００３１】ここでも、図７（ａ）に示すように、３値
和回路５０の出力２Ｎのほうがしきい値Ｔｈ１よりも大
きいため、ウインドウコンパレータ６０は、データ復元
回路７０の入力端子ＨにＨパルスを出力する。データ復
元回路７０の出力端子Ｑの値は、Ｈレベルがそのまま保
持される。

【００３２】同様に、時刻（１）から１サンプリングク
ロック後の時刻（２）における３値和回路５０の出力
は、図７（ａ）に示すように、Ｎ（遅延器５３）＋Ｎ／
２（遅延器５２）＋Ｎ／２（遅延器５１）＝２Ｎとな
る。ここでも、図７（ａ）に示すように、３値和回路５
０の出力２Ｎのほうがしきい値Ｔｈ１よりも大きいた
め、ウインドウコンパレータ６０は、データ復元回路７
０の入力端子ＨにＨパルスを出力する。データ復元回路
７０の出力端子Ｑの値は、Ｈレベルがそのまま保持され
る。

【００３３】このように、位相差がない場合、ベースラ
インよりＮ／２大きい相関ピーク値が得られる。

【００３４】（ｂ）位相が遅れる場合 図５に示した場合と同様に、Ｎ段のディレイラインのｋ
番目で遅れ位相が発生したものとする。この場合、時刻
（０）においては、Ｎ個のシンボルのうちｋ個が一致す
る。したがって、図７（ｂ）に示すように、時刻（０）
におけるＤＭＦ４０の出力（相関値）は（Ｎ＋ｋ）／２
となる。

【００３５】ＤＭＦ４０の出力（Ｎ＋ｋ）／２は、３値
和回路５０の遅延器５１に入力される。同時に、それま
で遅延器５１に格納されていた時刻（−１）におけるＤ
ＭＦ４０の出力Ｎ／２が遅延器５２に格納され、遅延器
５２に格納されていた時刻（−２）におけるＤＭＦ４０
の出力Ｎ／２が遅延器５３に格納される。

【００３６】時刻（０）における加算回路５４の出力す
なわち３値和回路５０の出力は、図７（ｂ）に示すよう
に、Ｎ／２（遅延器５３）＋Ｎ／２（遅延器５２）＋
（Ｎ＋ｋ）／２（遅延器５１）＝３Ｎ／２＋ｋ／２とな
る。

【００３７】３値和回路５０の出力（３Ｎ／２＋ｋ／
２）は、ウインドウコンパレータ６０に入力される。ウ
インドウコンパレータ６０は、３値和回路５０の出力と
しきい値Ｔｈ１とを比較する。ここでは、図７（ｂ）に
示すように、３値和回路５０の出力（３Ｎ／２＋ｋ／
２）のほうがしきい値Ｔｈ１よりも小さい。したがっ
て、ウインドウコンパレータ６０はパルスを出力しな
い。データ復元回路７０の出力端子Ｑの値はそのまま保
持される。

【００３８】時刻（０）から１サンプリングクロック後
の時刻（１）においては、ＤＭＦ４０内のディレーライ
ン４１に格納されたＮ個のシンボルのうち（Ｎ−ｋ＋
１）個が一致する。したがって、図７（ｂ）に示すよう
に、時刻（１）におけるＤＭＦ４０の出力（相関値）は
Ｎ−（ｋ−１）／２≒Ｎ−ｋ／２（Ｎ≫１／２）とな
る。

【００３９】ＤＭＦ４０の出力（Ｎ−ｋ／２）は、３値
和回路５０の遅延器５１に入力される。同時に、それま
で遅延器５１に格納されていた時刻（０）におけるＤＭ
Ｆ４０の出力［（Ｎ＋ｋ）／２］が遅延器５２に、遅延
器５２に格納されていた時刻（−１）におけるＤＭＦ４
０の出力Ｎ／２が遅延器５３に格納される。

【００４０】時刻（１）における加算回路５４の出力す
なわち３値和回路５０の出力は、図７（ｂ）に示すよう
に、Ｎ／２（遅延器５３）＋［（Ｎ＋ｋ）／２］（遅延
器５２）＋［Ｎ−ｋ／２］（遅延器５１）＝２Ｎとな
る。ここでは、図７（ｂ）に示すように、３値和回路５
０の出力２Ｎのほうがしきい値Ｔｈ１よりも大きいた
め、ウインドウコンパレータ６０は、データ復元回路７
０の入力端子ＨにＨパルスを出力する。これに応答し
て、データ復元回路７０の出力端子Ｑの値はＨレベルに
切り換わり、そのまま保持される。

【００４１】同様に、時刻（２）における３値和回路５
０の出力は、図７（ｂ）に示すように、［（Ｎ＋ｋ）／
２］（遅延器５３）＋［Ｎ−（ｋ−１）／２］（遅延器
５２）＋Ｎ／２（遅延器５１）≒２Ｎとなる。ここで
も、図７（ｂ）に示すように、３値和回路５０の出力２
Ｎのほうがしきい値Ｔｈ１よりも大きいため、ウインド
ウコンパレータ６０は、データ復元回路７０の入力端子
ＨにＨパルスを出力する。データ復元回路７０の出力端
子Ｑの値は、Ｈレベルがそのまま保持される。

【００４２】時刻（３）における３値和回路５０の出力
は、図７（ｂ）に示すように、［Ｎ−（ｋ−１）／２］
（遅延器５３）＋Ｎ／２（遅延器５２）＋Ｎ／２（遅延
器５１）≒３Ｎ／２＋（Ｎ−ｋ）／２となる。ここで
は、図７（ｂ）に示すように、３値和回路５０の出力
［３Ｎ／２＋（Ｎ−ｋ）／２］のほうがしきい値Ｔｈ１
よりも小さいため、ウインドウコンパレータ６０はパル
スを出力しない。データ復元回路７０の出力端子Ｑの値
はそのまま保持される。

【００４３】このように、Ｎ段のディレイラインのｋ番
目で遅れ位相が発生した場合、ＤＭＦ４０の出力は、ベ
ースラインよりｋ／２および（Ｎ−ｋ）／２大きい値の
２つのピーク値をとる。これら２つのピーク値はいずれ
も位相差がない場合のピーク値Ｎよりも小さい。したが
って、仮に３値和回路５０を設けない場合には、上述の
２つのピーク値のいずれもがしきい値を越えないために
データを正しく復元することができない場合がある。し
かし、この実施の形態では、３値和回路５０の出力すな
わちＤＭＦ４０からの連続する３つの相関値の和をとる
ことで、位相差がある場合にも位相差がない場合と同じ
レベルの相関ピーク値を得ることができ、正しくデータ
を復元することができる。

【００４４】（ｃ）位相が進む場合 図６に示した場合と同様に、Ｎ段のディレイラインのｋ
番目で進み位相が発生したものとする。この場合、時刻
（−１）においては、Ｎ個のシンボルのうち（Ｎ−ｋ−
１）個が一致する。したがって、図７（ｃ）に示すよう
に、時刻（−１）におけるＤＭＦ４０の出力（相関値）
は［Ｎ／２＋（Ｎ−ｋ）／２］となる（ただし、Ｎ≫１
／２）。

【００４５】ＤＭＦ４０の出力［Ｎ／２＋（Ｎ−ｋ）／
２］は、３値和回路５０の遅延器５１に入力される。同
時に、それまで遅延器５１に格納されていた時刻（−
２）におけるＤＭＦ４０の出力Ｎ／２が遅延器５２に格
納され、遅延器５２に格納されていた時刻（−３）にお
けるＤＭＦ４０の出力Ｎ／２が遅延器５３に格納され
る。

【００４６】時刻（−１）における加算回路５４の出力
すなわち３値和回路５０の出力は、図７（ｃ）に示すよ
うに、Ｎ／２（遅延器５３）＋Ｎ／２（遅延器５２）＋
［Ｎ／２＋（Ｎ−ｋ）／２］（遅延器５１）＝３Ｎ／２
＋（Ｎ−ｋ）／２となる。

【００４７】３値和回路５０の出力［３Ｎ／２＋（Ｎ−
ｋ）／２］は、ウインドウコンパレータ６０に入力され
る。ウインドウコンパレータ６０は、３値和回路５０の
出力としきい値Ｔｈ１とを比較する。ここでは、図７
（ｃ）に示すように、３値和回路５０の出力［３Ｎ／２
＋（Ｎ−ｋ）／２］のほうがしきい値Ｔｈ１よりも小さ
い。したがって、ウインドウコンパレータ６０はパルス
を出力しない。データ復元回路７０の出力端子Ｑの値は
そのまま保持される。

【００４８】時刻（０）においては、ＤＭＦ４０内のデ
ィレーライン４１に格納されたＮ個のシンボルのうちｋ
個が一致する。したがって、図７（ｃ）に示すように、
時刻（０）におけるＤＭＦ４０の出力（相関値）は（Ｎ
＋ｋ）／２となる。

【００４９】ＤＭＦ４０の出力（Ｎ＋ｋ）／２は、３値
和回路５０の遅延器５１に入力される。同時に、それま
で遅延器５１に格納されていた時刻（−１）におけるＤ
ＭＦ４０の出力［Ｎ／２＋（Ｎ−ｋ）／２］が遅延器５
２に、遅延器５２に格納されていた時刻（−２）におけ
るＤＭＦ４０の出力Ｎ／２が遅延器５３に格納される。

【００５０】時刻（０）における加算回路５４の出力す
なわち３値和回路５０の出力は、図７（ｃ）に示すよう
に、Ｎ／２（遅延器５３）＋［Ｎ／２＋（Ｎ−ｋ）／
２］（遅延器５２）＋（Ｎ＋ｋ）／２（遅延器５１）≒
２Ｎとなる。ここでは、図７（ｃ）に示すように、３値
和回路５０の出力２Ｎのほうがしきい値Ｔｈ１よりも大
きいため、ウインドウコンパレータ６０は、データ復元
回路７０の入力端子ＨにＨパルスを出力する。これに応
答して、データ復元回路７０の出力端子Ｑの値はＨレベ
ルに切り換わり、そのまま保持される。

【００５１】同様に、時刻（１）における３値和回路５
０の出力は、図７（ｃ）に示すように、［Ｎ／２＋（Ｎ
−ｋ）／２］（遅延器５３）＋（Ｎ＋ｋ）／２（遅延器
５２）＋Ｎ／２（遅延器５１）≒２Ｎとなる。ここで
も、図７（ｃ）に示すように、３値和回路５０の出力２
Ｎのほうがしきい値Ｔｈ１よりも大きいため、ウインド
ウコンパレータ６０は、データ復元回路７０の入力端子
ＨにＨパルスを出力する。データ復元回路７０の出力端
子Ｑの値は、Ｈレベルがそのまま保持される。

【００５２】時刻（２）における３値和回路５０の出力
は、図７（ｃ）に示すように、（Ｎ＋ｋ）／２（遅延器
５３）＋Ｎ／２（遅延器５２）＋Ｎ／２（遅延器５１）
≒３Ｎ／２＋ｋ／２となる。ここでは、図７（ｃ）に示
すように、３値和回路５０の出力（３Ｎ／２＋ｋ／２）
のほうがしきい値Ｔｈ１よりも小さいため、ウインドウ
コンパレータ６０はパルスを出力しない。データ復元回
路７０の出力端子Ｑの値はそのまま保持される。

【００５３】このように、Ｎ段のディレイラインのｋ番
目で進み位相が発生した場合、ＤＭＦ４０の出力は、ベ
ースラインより（Ｎ−ｋ）／２およびｋ／２大きい値の
２つのピーク値をとる。これら２つのピーク値はいずれ
も位相差がない場合のピーク値Ｎよりも小さい。したが
って、仮に３値和回路５０を設けない場合には、上述の
２つのピーク値のいずれもがしきい値を越えないために
データを正しく復元することができない場合がある。し
かし、この実施の形態では、３値和回路５０の出力すな
わちＤＭＦ４０からの連続する３つの相関値の和をとる
ことで、位相差がある場合にも位相差がない場合と同じ
レベルの相関ピーク値を得ることができ、正しくデータ
を復元することができる。

【００５４】なお、上述の（ａ）−（ｃ）では正の相関
について説明したが、負の相関についても同様のことが
いえる。

【００５５】＜効果＞以上のように、この発明の実施の
形態による受信機では、相関ピーク検出回路に含まれる
デジタルマッチドフィルタを１つ（ＤＭＦ４０）にして
いるため、従来のディファレンシャル方式の相関ピーク
検出回路を用いた受信機と比較して、相関ピーク検出回
路の回路規模を簡略化することができる。またこれによ
り、消費電力を低減することができる。

【００５６】また、ＤＭＦ４０からの連続する３つの相
関値の和を算出する３値和回路５０を設けたため、位相
差がある場合にも位相差がない場合と同じレベルの相関
ピーク値を得ることができ、正しくデータを復元するこ
とができる。

【００５７】

【発明の効果】この発明に従った相関ピーク検出回路で
は、含まれるデジタルマッチドフィルタが１つであるた
め、従来のディファレンシャル方式の相関ピーク検出回
路と比較して、回路規模を簡略化することができる。ま
たこれにより、消費電力を低減することができる。

【００５８】また、３値和回路を設けたため、送受信間
でのクロック差の影響を受けることなく確実に相関ピー
クを検出することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態による受信機の構成を示
すブロック図である。

【図２】図１に示したデジタルマッチドフィルタの内部
構成を示すブロック図である。

【図３】図２に示したデジタルマッチドフィルタによっ
て算出される相関値を示す図である。

【図４】位相差がない場合においてデジタルマッチドフ
ィルタによって算出される相関値について説明するため
の図である。

【図５】位相が遅れる場合においてデジタルマッチドフ
ィルタによって算出される相関値について説明するため
の図である。

【図６】位相が進む場合においてデジタルマッチドフィ
ルタによって算出される相関値について説明するための
図である。

【図７】図１に示したデジタルマッチドフィルタの出力
と３値和回路の出力との関係を示す図である。（ａ）は
位相差がない場合、（ｂ）は位相が遅れる場合、（ｃ）
は位相が進む場合について示す。

【図８】ディファレンシャル方式の相関ピーク検出回路
の構成を示す図である。

【符号の説明】

３０ Ａ／Ｄ変換器 ４０ デジタルマッチドフィルタ ５０ ３値和回路 ６０ ウインドウコンパレータ Ｔｈ１，Ｔｈ２ しきい値

Claims (1)

【特許請求の範囲】
1. 【請求項１】 スペクトル拡散されたベースバンドのア
   ナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器からのデジタル信号と拡散符号との相
   関値を出力するデジタルマッチドフィルタと、 前記デジタルマッチドフィルタからの連続する３つの相
   関値の和を計算する３値和回路と、 前記３値和回路によって得られた相関値の和と所定のし
   きい値とを比較し、比較結果に基づいて相関ピークの有
   無を判定する判定回路とを備えることを特徴とする相関
   ピーク検出回路。