JP3389679B2 - 指定パターンデータブロック計数回路 - Google Patents
指定パターンデータブロック計数回路Info
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- JP3389679B2 JP3389679B2 JP12383694A JP12383694A JP3389679B2 JP 3389679 B2 JP3389679 B2 JP 3389679B2 JP 12383694 A JP12383694 A JP 12383694A JP 12383694 A JP12383694 A JP 12383694A JP 3389679 B2 JP3389679 B2 JP 3389679B2
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Description
【０００１】
【産業上の利用分野】本発明は、指定パターンデータブ
ロック計数回路に係り、特にＡＴＭ（非同期転送モー
ド）伝送システムにおいて導通試験等で使用される指定
パターンセル計数回路に関するものである。
ロック計数回路に係り、特にＡＴＭ（非同期転送モー
ド）伝送システムにおいて導通試験等で使用される指定
パターンセル計数回路に関するものである。
【０００２】
【従来の技術】ＡＴＭ伝送システムにおいて、あるシス
テムから他のシステムへ、あるいはシステム内のある部
所から他の部所へ伝送される情報は、固定長のブロック
に分割され、ヘッダと呼ばれる宛先を付加したセルとい
う伝送フォーマットにより伝送される。このセルデータ
の伝送中に、何らかの原因、例えばハードエラー、外来
ノイズ、セル棄却（セルの消失）、セルのヘッダ変換等
が起こり、セルが正しく伝送されない場合がある。
テムから他のシステムへ、あるいはシステム内のある部
所から他の部所へ伝送される情報は、固定長のブロック
に分割され、ヘッダと呼ばれる宛先を付加したセルとい
う伝送フォーマットにより伝送される。このセルデータ
の伝送中に、何らかの原因、例えばハードエラー、外来
ノイズ、セル棄却（セルの消失）、セルのヘッダ変換等
が起こり、セルが正しく伝送されない場合がある。
【０００３】このため、上記エラーが実際にシステムで
発生しているか否か（システムが正しく接続されている
か）を確認するために、導通試験が行われる。この時、
セルデータが正しく伝送システム内を行き来しているか
否かを確認する方法として、ある部所で指定パターンを
発生させ、他の部所でそれを受けてそのパターンを比較
するものがある。
発生しているか否か（システムが正しく接続されている
か）を確認するために、導通試験が行われる。この時、
セルデータが正しく伝送システム内を行き来しているか
否かを確認する方法として、ある部所で指定パターンを
発生させ、他の部所でそれを受けてそのパターンを比較
するものがある。
【０００４】図４は従来例の指定パターンセル計数回路
の構成図である。図において、入力のセルデータ（Ｉ
Ｄ）が分岐して比較器（ＣＯＭＰ)1-1〜1-n の一方の端
子に入力し、予め他方の端子に設定された信号ビット
（ＳＤ1 〜ＳＤn ）と比較され、両者が一致した時
“０”、不一致時には“１”を出力する。この比較はシ
リアルに入力するセルデータ（ＩＤ）の各ビットについ
て行われ、各比較器1-1〜1-nの出力はそれぞれ、フリッ
プフロップ（ＦＦ）2-1 〜2-n のＤ端子に加えられる。
の構成図である。図において、入力のセルデータ（Ｉ
Ｄ）が分岐して比較器（ＣＯＭＰ)1-1〜1-n の一方の端
子に入力し、予め他方の端子に設定された信号ビット
（ＳＤ1 〜ＳＤn ）と比較され、両者が一致した時
“０”、不一致時には“１”を出力する。この比較はシ
リアルに入力するセルデータ（ＩＤ）の各ビットについ
て行われ、各比較器1-1〜1-nの出力はそれぞれ、フリッ
プフロップ（ＦＦ）2-1 〜2-n のＤ端子に加えられる。
【０００５】一方、抽出用のタイミングパルス（ＴＩＭ
1 〜ＴＩＭn ) がフリップフロップ3-1 〜3-n を介して
上記フリップフロップ2-1 〜2-n のクロック（ＣＫ）端
子に加えられ、１クロックずつずれたタイミングパルス
（ＴＩＭ1 〜ＴＩＭn ) によりＱ端子から一致時には
“０”、不一致時には“１”が出力され、順次オア（Ｏ
Ｒ）ゲート４に入力される。オアゲート４の出力は否定
論理和回路（ノアゲート）６に加えられる。ノアゲート
６には、後段に接続したカウンタ７の最上位ビットＱm
の出力と、該カウンタ７のカウントアップを許可するカ
ウントアップ許可信号（ＰＭＳ）の反転した信号も加え
られる。
1 〜ＴＩＭn ) がフリップフロップ3-1 〜3-n を介して
上記フリップフロップ2-1 〜2-n のクロック（ＣＫ）端
子に加えられ、１クロックずつずれたタイミングパルス
（ＴＩＭ1 〜ＴＩＭn ) によりＱ端子から一致時には
“０”、不一致時には“１”が出力され、順次オア（Ｏ
Ｒ）ゲート４に入力される。オアゲート４の出力は否定
論理和回路（ノアゲート）６に加えられる。ノアゲート
６には、後段に接続したカウンタ７の最上位ビットＱm
の出力と、該カウンタ７のカウントアップを許可するカ
ウントアップ許可信号（ＰＭＳ）の反転した信号も加え
られる。
【０００６】カウンタ７の最上位ビットＱm の出力は通
常は“０”であり、“１”になるとカウントを停止する
ように設定されている。またカウントアップ許可信号
（ＰＭＳ）のパルス（“１”）は、ｎ番目の抽出用のタ
イミングパルスＴＩＭn の後に出力される。この結果、
フリップフロップ2-1 〜2-n の出力がすべて“０”のと
き、即ち、シリアルのｎビットの入力セルデータ（Ｉ
Ｄ）のすべてがそれぞれ、設定信号ビットＳＤ1 〜ＳＤ
n と一致した時のみ、ＯＲゲート４は“０”を出力し、
ノアゲート６からは“１”を出力する。
常は“０”であり、“１”になるとカウントを停止する
ように設定されている。またカウントアップ許可信号
（ＰＭＳ）のパルス（“１”）は、ｎ番目の抽出用のタ
イミングパルスＴＩＭn の後に出力される。この結果、
フリップフロップ2-1 〜2-n の出力がすべて“０”のと
き、即ち、シリアルのｎビットの入力セルデータ（Ｉ
Ｄ）のすべてがそれぞれ、設定信号ビットＳＤ1 〜ＳＤ
n と一致した時のみ、ＯＲゲート４は“０”を出力し、
ノアゲート６からは“１”を出力する。
【０００７】このノアゲート６の出力の“１”がカウン
タ７のイネーブル（Ｅ）端子に加えられてカウンタ７は
１だけカウントアップする。指定パターンを挿入したセ
ル数を予め設定しておくことにより、カウント値が上記
セル数になって一定値になった時、このシステムにはエ
ラーが発生せず正しく接続されていると判定する。また
カウント値が上記セル数に達しないとき、または上記セ
ル数を越えたときには、セルの棄却、あるいは外来セル
の混入等のエラーが発生したと判定する。
タ７のイネーブル（Ｅ）端子に加えられてカウンタ７は
１だけカウントアップする。指定パターンを挿入したセ
ル数を予め設定しておくことにより、カウント値が上記
セル数になって一定値になった時、このシステムにはエ
ラーが発生せず正しく接続されていると判定する。また
カウント値が上記セル数に達しないとき、または上記セ
ル数を越えたときには、セルの棄却、あるいは外来セル
の混入等のエラーが発生したと判定する。
【０００８】
【発明が解決しようとする課題】しかしながら上述した
従来の回路構成においては、１つの入力セルについて指
定パターンビットの比較、カウントアップ等の動作終了
後、フリップフロップ2-1 〜2-n をリセットしないた
め、前のセルの不一致結果（“１”）がこのフリップフ
ロップのいずれかに残存している可能性があった。
従来の回路構成においては、１つの入力セルについて指
定パターンビットの比較、カウントアップ等の動作終了
後、フリップフロップ2-1 〜2-n をリセットしないた
め、前のセルの不一致結果（“１”）がこのフリップフ
ロップのいずれかに残存している可能性があった。
【０００９】このため、シリアルの入力セルの指定パタ
ーンの１〜ｎビットを順番に比較し、ｎビット全部揃う
まで保持しておき、すべて揃ってから初めて、入力セル
が指定パターンセルであるか否かを判断して、該パター
ンセルの数をカウントするようにしていた。
ーンの１〜ｎビットを順番に比較し、ｎビット全部揃う
まで保持しておき、すべて揃ってから初めて、入力セル
が指定パターンセルであるか否かを判断して、該パター
ンセルの数をカウントするようにしていた。
【００１０】このため、比較対象となるビット数が多く
なればなるほど、その比較した結果を保持する回路が増
えることとなり（ＡＴＭにおけるセルのヘッダの場合、
１パターンセルにつき４〜５バイトであり、例えば１バ
イトを８ビットとすると、32〜40ビットとなる）、回路
規模が増大するという問題を生じていた。
なればなるほど、その比較した結果を保持する回路が増
えることとなり（ＡＴＭにおけるセルのヘッダの場合、
１パターンセルにつき４〜５バイトであり、例えば１バ
イトを８ビットとすると、32〜40ビットとなる）、回路
規模が増大するという問題を生じていた。
【００１１】本発明は上記従来の事情に鑑みて提案され
たものであって、回路規模が小さく、簡単な構成の指定
パターンデータブロック計数回路を提供することを目的
とする。
たものであって、回路規模が小さく、簡単な構成の指定
パターンデータブロック計数回路を提供することを目的
とする。
【００１２】
【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、 （請求項１） ブロックに分割されたデータに付加して
該データと共に入力される指定パターンと、予め設定さ
れた参照用パターンとをビット毎に比較して、両者の一
致／不一致に対応してそれぞれ所定の信号を出力する比
較手段900 と、該比較手段の出力を入力して、該指定パ
ターンのビットがすべて一致した時には後述する計数手
段180 に対してカウントアップのための信号を送出し、
不一致の時には該不一致ビットを検出した時点からカウ
ントアップを阻止する信号を一定のリセットがかけられ
るまで送出し続けるカウントアップ制御手段150 と、該
カウントアップ制御手段の出力を入力して、該１ブロッ
クの指定パターンのビットがすべて一致した時にカウン
トアップ動作を行い、該カウント値が一定値を越えた時
オーバーフロー信号を送出する計数手段180 とを有する
構成にする。
回路の構成によって解決される。即ち図１において、 （請求項１） ブロックに分割されたデータに付加して
該データと共に入力される指定パターンと、予め設定さ
れた参照用パターンとをビット毎に比較して、両者の一
致／不一致に対応してそれぞれ所定の信号を出力する比
較手段900 と、該比較手段の出力を入力して、該指定パ
ターンのビットがすべて一致した時には後述する計数手
段180 に対してカウントアップのための信号を送出し、
不一致の時には該不一致ビットを検出した時点からカウ
ントアップを阻止する信号を一定のリセットがかけられ
るまで送出し続けるカウントアップ制御手段150 と、該
カウントアップ制御手段の出力を入力して、該１ブロッ
クの指定パターンのビットがすべて一致した時にカウン
トアップ動作を行い、該カウント値が一定値を越えた時
オーバーフロー信号を送出する計数手段180 とを有する
構成にする。
【００１３】（請求項２） 前記請求項１に記載のブロ
ックに分割されたデータと該データに付加して該データ
と共に入力される指定パターンは、ＡＴＭ伝送システム
におけるセルであることを特徴とする。
ックに分割されたデータと該データに付加して該データ
と共に入力される指定パターンは、ＡＴＭ伝送システム
におけるセルであることを特徴とする。
【００１４】
【作用】図１において、（請求項１）カウントアップ制
御手段150 において、不一致の時には該不一致ビットを
検出した時点からカウントアップを阻止する信号を一定
のリセットがかけられるまで送出し続ける構成としたの
で、比較手段900 として、例えば指定パターンと予め設
定された参照用パターンとを比較し、該比較結果と該指
定パターンの各ビットのタイミングパルスとの論理積を
求めて出力する構成とすることが可能となる。この結
果、従来フリップフロップを用いていたのが論理積回路
の使用ですむため、回路規模が小さく、簡単な構成の指
定パターンデータブロック計数回路を実現することがで
きる。
御手段150 において、不一致の時には該不一致ビットを
検出した時点からカウントアップを阻止する信号を一定
のリセットがかけられるまで送出し続ける構成としたの
で、比較手段900 として、例えば指定パターンと予め設
定された参照用パターンとを比較し、該比較結果と該指
定パターンの各ビットのタイミングパルスとの論理積を
求めて出力する構成とすることが可能となる。この結
果、従来フリップフロップを用いていたのが論理積回路
の使用ですむため、回路規模が小さく、簡単な構成の指
定パターンデータブロック計数回路を実現することがで
きる。
【００１５】（請求項２）前記請求項１に記載のブロッ
クに分割されたデータと該データに付加して該データと
共に入力される指定パターンを、ＡＴＭ伝送システムに
おけるセルに適用した場合も、上記請求項１の場合と同
様にして説明できる。
クに分割されたデータと該データに付加して該データと
共に入力される指定パターンを、ＡＴＭ伝送システムに
おけるセルに適用した場合も、上記請求項１の場合と同
様にして説明できる。
【００１６】
【実施例】図２は本発明の実施例の指定パターンセル計
数回路の構成図である。図３は実施例の動作を説明する
ためのタイムチャートである。
数回路の構成図である。図３は実施例の動作を説明する
ためのタイムチャートである。
【００１７】図２において、シリアルの入力セルデータ
（ＩＤ）は、各ビットごとに分岐して比較器（ＣＯＭ
Ｐ） 8-1〜8-5 に順次入力される。本実施例では、説明
の便宜のため、１パターンセルの比較対象ビットを５ビ
ットとする。比較器8-1〜8-5でそれぞれ、設定信号（Ｓ
Ｄ1 〜ＳＤ5)と入力セルデータが比較され、一致または
不一致が随時判定され、アンド（ＡＮＤ）ゲート9-1 〜
9-5 に入力される。比較器8-1 〜8-5 は一致した時
“０”、不一致の時“１”を出力する。
（ＩＤ）は、各ビットごとに分岐して比較器（ＣＯＭ
Ｐ） 8-1〜8-5 に順次入力される。本実施例では、説明
の便宜のため、１パターンセルの比較対象ビットを５ビ
ットとする。比較器8-1〜8-5でそれぞれ、設定信号（Ｓ
Ｄ1 〜ＳＤ5)と入力セルデータが比較され、一致または
不一致が随時判定され、アンド（ＡＮＤ）ゲート9-1 〜
9-5 に入力される。比較器8-1 〜8-5 は一致した時
“０”、不一致の時“１”を出力する。
【００１８】一方、パルスジェネレータ10では、セルの
先頭を示すフレームパルス（ＦＰ）が入力され、入力セ
ルデータ（ＩＤ）の比較対象位置を示す抽出用のタイミ
ングパルス（ＴＭ1 〜ＴＭ5 ）とリセット信号、カウン
トアップ許可信号が生成される。タイミングパルス（Ｔ
Ｍ1 〜ＴＭ5 ）はアンドゲート9-1 〜9-5 に入力されて
おり、比較対象位置では“１”、それ以外では“０”と
なっている。
先頭を示すフレームパルス（ＦＰ）が入力され、入力セ
ルデータ（ＩＤ）の比較対象位置を示す抽出用のタイミ
ングパルス（ＴＭ1 〜ＴＭ5 ）とリセット信号、カウン
トアップ許可信号が生成される。タイミングパルス（Ｔ
Ｍ1 〜ＴＭ5 ）はアンドゲート9-1 〜9-5 に入力されて
おり、比較対象位置では“１”、それ以外では“０”と
なっている。
【００１９】比較器（ＣＯＭＰ） 8-1〜8-5 からは、比
較対象でないビット位置の比較結果も出力するが、この
ときタイミングパルスは“０”となっているので、アン
ドゲート9-1 〜9-5 からは“０”が出力され、比較対象
でないビット位置の比較結果をマスクしている。即ち、
それぞれのアンドゲート9-1 〜9-5 からは、比較対象ビ
ットの比較結果か、もしくは“０”しか出力しない。
較対象でないビット位置の比較結果も出力するが、この
ときタイミングパルスは“０”となっているので、アン
ドゲート9-1 〜9-5 からは“０”が出力され、比較対象
でないビット位置の比較結果をマスクしている。即ち、
それぞれのアンドゲート9-1 〜9-5 からは、比較対象ビ
ットの比較結果か、もしくは“０”しか出力しない。
【００２０】これらアンドゲート9-1 〜9-5 の出力はオ
アゲート11を介して累積論理和手段15のオアゲート12に
入力される。オアゲート12には、フリップフロップ（Ｆ
Ｆ）14で保持されている前ビットの比較結果も入力され
ており、オアゲート12の出力がアンドゲート13を介して
フリップフロップ14のＤ端子に入力されるので、この累
積論理和手段15において、１つの入力セルにおける１〜
ｎビット目（今の場合５ビット目）までの比較結果の累
積論理和がとられることになる。
アゲート11を介して累積論理和手段15のオアゲート12に
入力される。オアゲート12には、フリップフロップ（Ｆ
Ｆ）14で保持されている前ビットの比較結果も入力され
ており、オアゲート12の出力がアンドゲート13を介して
フリップフロップ14のＤ端子に入力されるので、この累
積論理和手段15において、１つの入力セルにおける１〜
ｎビット目（今の場合５ビット目）までの比較結果の累
積論理和がとられることになる。
【００２１】例えば、フリップフロップ14に初期状態
“０”か、その入力結果の一致を表す“０”しか入力し
ていない時に、不一致結果“１”が入力されると、フリ
ップフロップ14に保持され、それがまたオアゲート12に
入力されて不一致結果“１”がリセットがかかるまで保
持され続ける。上記構成とすることで、１〜ｎビットま
での全ての比較結果を保持することなく、その時々の比
較結果を保持するだけで、入力セルに不一致結果が存在
するか否かが分かり、指定パターンセルか否かを判定す
る信号を生成することができる。
“０”か、その入力結果の一致を表す“０”しか入力し
ていない時に、不一致結果“１”が入力されると、フリ
ップフロップ14に保持され、それがまたオアゲート12に
入力されて不一致結果“１”がリセットがかかるまで保
持され続ける。上記構成とすることで、１〜ｎビットま
での全ての比較結果を保持することなく、その時々の比
較結果を保持するだけで、入力セルに不一致結果が存在
するか否かが分かり、指定パターンセルか否かを判定す
る信号を生成することができる。
【００２２】パルスジェネレータ10は、１つの入力セル
が指定パターンか否かの判定を終えた後、再び初期状態
“０”に戻すリセット信号（“０”）を出力し、アンド
ゲート13に入力する。これによりフリップフロップ14は
リセットされる。フリップフロップ14の反転出力（Ｘ
Ｑ）は、計数手段19のイネーブル信号を生成するアンド
ゲート17に入力される。アンドゲート17には、１〜ｎビ
ット（今の場合５ビット）までの全ての比較結果が出力
してから１クロック分だけ“１”になるカウントアップ
許可信号と、計数手段19内のカウンタ18のオーバーフロ
ー信号の出力端子（Ｑm)の出力をインバータ16で反転し
た信号が入力される。
が指定パターンか否かの判定を終えた後、再び初期状態
“０”に戻すリセット信号（“０”）を出力し、アンド
ゲート13に入力する。これによりフリップフロップ14は
リセットされる。フリップフロップ14の反転出力（Ｘ
Ｑ）は、計数手段19のイネーブル信号を生成するアンド
ゲート17に入力される。アンドゲート17には、１〜ｎビ
ット（今の場合５ビット）までの全ての比較結果が出力
してから１クロック分だけ“１”になるカウントアップ
許可信号と、計数手段19内のカウンタ18のオーバーフロ
ー信号の出力端子（Ｑm)の出力をインバータ16で反転し
た信号が入力される。
【００２３】カウントアップ許可信号が“１”、かつＱ
m 端子出力が“０”のとき、即ちオーバーフローでない
時で比較結果が“０”の時アンドゲート17の出力は
“１”となって、このセルは指定パターンであると判断
して、カウンタ18は１だけカウントアップする。
m 端子出力が“０”のとき、即ちオーバーフローでない
時で比較結果が“０”の時アンドゲート17の出力は
“１”となって、このセルは指定パターンであると判断
して、カウンタ18は１だけカウントアップする。
【００２４】一方、比較結果が“１”のときには、アン
ドゲート17の出力は"0" となり、このセルは指定パター
ンでないと判断して、カウンタ18はカウントアップしな
い。カウンタ18がオーバーフローした時、即ちＱm 端子
が“１”を出力した時には、インバータ16により反転さ
れて、カウンタ18のＥ端子入力は“０”となってカウン
トアップすることなく、オーバーフロー信号“１”が出
力保持される。
ドゲート17の出力は"0" となり、このセルは指定パター
ンでないと判断して、カウンタ18はカウントアップしな
い。カウンタ18がオーバーフローした時、即ちＱm 端子
が“１”を出力した時には、インバータ16により反転さ
れて、カウンタ18のＥ端子入力は“０”となってカウン
トアップすることなく、オーバーフロー信号“１”が出
力保持される。
【００２５】図３に、１パターンセルの比較対象ビット
が５ビットでパターン“１００１１”の場合の、実施例
の動作をタイムチャートで示す。入力セルデータ（Ｉ
Ｄ）が図の（イ）のときは、指定パターンの全ビットに
ついて設定信号（ＳＤ1 〜ＳＤ 5 ）と一致するためアン
ドゲート9-1〜9-5 の出力は“０”となり、累積論理和
手段15の反転出力（ＸＱ）は“１”を保持して、カウン
トアップ許可信号により計数手段19は２m −２から２m
−１にカウントアップする。
が５ビットでパターン“１００１１”の場合の、実施例
の動作をタイムチャートで示す。入力セルデータ（Ｉ
Ｄ）が図の（イ）のときは、指定パターンの全ビットに
ついて設定信号（ＳＤ1 〜ＳＤ 5 ）と一致するためアン
ドゲート9-1〜9-5 の出力は“０”となり、累積論理和
手段15の反転出力（ＸＱ）は“１”を保持して、カウン
トアップ許可信号により計数手段19は２m −２から２m
−１にカウントアップする。
【００２６】次に、入力セルデータ（ＩＤ）が図の
（ロ）のときは、タイミングパルスＴＩＭ2 の時設定信
号ＳＤ2 と一致せず、アンドゲート9-2 は“１”を出力
する。すると、累積論理和手段15の反転出力（ＸＱ）は
“０”となって、この値をリセット信号によりリセット
されるまで保持する。この結果、カウントアップ許可信
号が計数手段19に入力されてもカウントアップせず、２
m −１のカウント値を持続する。
（ロ）のときは、タイミングパルスＴＩＭ2 の時設定信
号ＳＤ2 と一致せず、アンドゲート9-2 は“１”を出力
する。すると、累積論理和手段15の反転出力（ＸＱ）は
“０”となって、この値をリセット信号によりリセット
されるまで保持する。この結果、カウントアップ許可信
号が計数手段19に入力されてもカウントアップせず、２
m −１のカウント値を持続する。
【００２７】そして、指定パターンを挿入したセル数を
予め一定値に設定しておくことにより、カウント値が上
記セル数になって一定値になった時、このシステムには
エラーが発生せず正しく接続されていると判定する。ま
たカウント値が上記セル数に達しないとき、または上記
セル数を越えたときには、セルの棄却、あるいは外来セ
ルの混入等のエラーが発生したと判定する。
予め一定値に設定しておくことにより、カウント値が上
記セル数になって一定値になった時、このシステムには
エラーが発生せず正しく接続されていると判定する。ま
たカウント値が上記セル数に達しないとき、または上記
セル数を越えたときには、セルの棄却、あるいは外来セ
ルの混入等のエラーが発生したと判定する。
【００２８】この結果、累積論理和手段15を用いること
により、比較対象ビットが増大しても、不一致の比較結
果を一定のリセットがかけられるまで送出し続ける機能
を基本的に１ビットで行わせることができるため、回路
規模が小さく（図４のフリップフロップ2-1 〜2-n を使
用しなくてすむ）、簡単な構成の指定パターンセル計数
回路を実現することができる。
により、比較対象ビットが増大しても、不一致の比較結
果を一定のリセットがかけられるまで送出し続ける機能
を基本的に１ビットで行わせることができるため、回路
規模が小さく（図４のフリップフロップ2-1 〜2-n を使
用しなくてすむ）、簡単な構成の指定パターンセル計数
回路を実現することができる。
【００２９】
【発明の効果】以上説明したように本発明によれば、カ
ウントアップ制御手段150 を設けることにより、比較対
象ビットが増大しても、不一致の比較結果を一定のリセ
ットがかけられるまで送出し続ける機能を基本的に１ビ
ットで行わせることができるため、回路規模が小さく、
簡単な構成の指定パターンデータブロック計数回路を実
現することができる。
ウントアップ制御手段150 を設けることにより、比較対
象ビットが増大しても、不一致の比較結果を一定のリセ
ットがかけられるまで送出し続ける機能を基本的に１ビ
ットで行わせることができるため、回路規模が小さく、
簡単な構成の指定パターンデータブロック計数回路を実
現することができる。
【図１】は本発明の原理図、
【図２】は本発明の実施例の指定パターンセル計数回路
の構成図、
の構成図、
【図３】は実施例の動作を説明するためのタイムチャー
ト、
ト、
【図４】は従来例の指定パターンセル計数回路の構成図
である。
である。
150 はカウントアップ制御手段、
180 は計数手段、
900 は比較手段
を示す。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−344145（ＪＰ，Ａ)
特開 平５−75639（ＪＰ，Ａ)
特開 平４−242346（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/56
Claims (2)
- 【請求項１】 ブロックに分割されたデータに付加して
該データと共に入力される指定パターンと、予め設定さ
れた参照用パターンとをビット毎に比較して、該比較結
果と該指定パターンの各ビットのタイミングパルスとの
論理積を求めて出力する比較手段と、 該比較手段の出力を入力して、該指定パターンのビット
がすべて一致した時にはカウントアップのための信号を
送出し、不一致の時には該不一致ビットを検出した時点
からカウントアップを阻止する信号をリセットがかけら
れるまで送出し続けるカウントアップ制御手段と、 該カウントアップ制御手段の出力を入力して、該１ブロ
ックの指定パターンのビットがすべて一致した時にカウ
ントアップ動作を行い、該カウント値が一定値を超えた
時オーバーフロー信号を送出する計数手段とを有するこ
とを特徴とする指定パターンデータブロック計数回路。 - 【請求項２】 前記ブロックに分割されたデータと該デ
ータに付加して該データと共に入力される指定パターン
は、ＡＴＭ伝送システムにおけるセルであることを特徴
とする請求項１記載の指定パターンデータブロック計数
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12383694A JP3389679B2 (ja) | 1994-06-06 | 1994-06-06 | 指定パターンデータブロック計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12383694A JP3389679B2 (ja) | 1994-06-06 | 1994-06-06 | 指定パターンデータブロック計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07336355A JPH07336355A (ja) | 1995-12-22 |
| JP3389679B2 true JP3389679B2 (ja) | 2003-03-24 |
Family
ID=14870587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12383694A Expired - Fee Related JP3389679B2 (ja) | 1994-06-06 | 1994-06-06 | 指定パターンデータブロック計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3389679B2 (ja) |
-
1994
- 1994-06-06 JP JP12383694A patent/JP3389679B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07336355A (ja) | 1995-12-22 |
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