JPH10187585A - アドレスワード判定用電子回路構成 - Google Patents
アドレスワード判定用電子回路構成Info
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- JPH10187585A JPH10187585A JP29800197A JP29800197A JPH10187585A JP H10187585 A JPH10187585 A JP H10187585A JP 29800197 A JP29800197 A JP 29800197A JP 29800197 A JP29800197 A JP 29800197A JP H10187585 A JPH10187585 A JP H10187585A
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Abstract
(57)【要約】
【課題】特にチップ領域を小さくすることにより、受信
されたビット列を評価するための回路構成コストを低減
するようにしたアドレスワード判定用電子回路構成を提
供する。 【解決手段】ビット列のシリアル評価のための電子回路
構成であって、第１入力、第２入力、出力を有するＯＲ
ゲート回路と、セット入力、リセット入力、非反転フリ
ップフロップ出力、クロック入力を有するクロック制御
型Ｄフリップフロップとから成り、評価されるビット列
はＯＲゲート回路の第１入力に入力され、フリップフロ
ップのデータ入力はＯＲゲート回路の出力に接続されて
おり、クロック入力にはビット列クロックに対応したク
ロック信号が入力され、フリップフロップ出力はＯＲゲ
ート回路の第２入力（ＯＥ２）に接続されており、評価
されたビット列の評価結果信号はフリップフロップ出力
から出力され、ビット列の評価の開始前に、フリップフ
ロップ出力に所定の評価結果信号を出力させるリセット
信号が入力される。
されたビット列を評価するための回路構成コストを低減
するようにしたアドレスワード判定用電子回路構成を提
供する。 【解決手段】ビット列のシリアル評価のための電子回路
構成であって、第１入力、第２入力、出力を有するＯＲ
ゲート回路と、セット入力、リセット入力、非反転フリ
ップフロップ出力、クロック入力を有するクロック制御
型Ｄフリップフロップとから成り、評価されるビット列
はＯＲゲート回路の第１入力に入力され、フリップフロ
ップのデータ入力はＯＲゲート回路の出力に接続されて
おり、クロック入力にはビット列クロックに対応したク
ロック信号が入力され、フリップフロップ出力はＯＲゲ
ート回路の第２入力（ＯＥ２）に接続されており、評価
されたビット列の評価結果信号はフリップフロップ出力
から出力され、ビット列の評価の開始前に、フリップフ
ロップ出力に所定の評価結果信号を出力させるリセット
信号が入力される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ビット列（ｂｉｔ
ｓｅｑｕｅｎｃｅ）のシリアル評価のためのアドレス
ワード判定用電子回路構成に関する。ビット列の内容を
評価するための必要性がしばしば発生する。例えばビッ
ト列の全ビットが論理値“１”又は“０”であるか、或
いはこのことがビット列のビットの少なくともコヒ−レ
ント部分に適用しているかを判断しなければならない場
合である。
ｓｅｑｕｅｎｃｅ）のシリアル評価のためのアドレス
ワード判定用電子回路構成に関する。ビット列の内容を
評価するための必要性がしばしば発生する。例えばビッ
ト列の全ビットが論理値“１”又は“０”であるか、或
いはこのことがビット列のビットの少なくともコヒ−レ
ント部分に適用しているかを判断しなければならない場
合である。
【０００２】
【従来の技術】従来においては例えば、それぞれがビッ
ト列の長さに応じたレジスタ位置番号を持つ複数のシフ
トレジスタを用いて行われ、一方のレジスタは入力され
たビット列を保持し、他方のレジスタは入力ビット列の
一致性を判断するのに使用するビット列を保持してい
る。そして、これら２つのシフトレジスタの内容の一致
性を判断することは、論理ゲート回路を用いて実行され
る。例えば、各１個のＸＯＲ（ｅｘｃｌｕｓｉｖｅ−Ｏ
Ｒ）素子を有する両方のシフトレジスタの相互に対応し
たレジスタ位置のレジスタ位置内容の一致又は不一致が
判断されて、シフトレジスタ当たりのレジスタ位置であ
るＸＯＲ素子と同じ数の入力を持つＡＮＤ素子により、
ＸＯＲ素子全部の出力論理値がＡＮＤ処理される。２つ
の入力端子に入力された論理値が同じであるかどうかに
よって、出力論理値“０”又は“１”がＸＯＲ素子の出
力端子から出力されるという事実から、ＡＮＤ素子の出
力は、入力ビット列と記憶ビット列との間に一致がある
か否かによって論理値“０”又は“１”となる。このよ
うな評価回路は、比較的複雑で洗練された回路設計や相
当数のワード線を必要とし、特にモノリシック集積回路
の場合には、大きなチップ領域が必要となる。
ト列の長さに応じたレジスタ位置番号を持つ複数のシフ
トレジスタを用いて行われ、一方のレジスタは入力され
たビット列を保持し、他方のレジスタは入力ビット列の
一致性を判断するのに使用するビット列を保持してい
る。そして、これら２つのシフトレジスタの内容の一致
性を判断することは、論理ゲート回路を用いて実行され
る。例えば、各１個のＸＯＲ（ｅｘｃｌｕｓｉｖｅ−Ｏ
Ｒ）素子を有する両方のシフトレジスタの相互に対応し
たレジスタ位置のレジスタ位置内容の一致又は不一致が
判断されて、シフトレジスタ当たりのレジスタ位置であ
るＸＯＲ素子と同じ数の入力を持つＡＮＤ素子により、
ＸＯＲ素子全部の出力論理値がＡＮＤ処理される。２つ
の入力端子に入力された論理値が同じであるかどうかに
よって、出力論理値“０”又は“１”がＸＯＲ素子の出
力端子から出力されるという事実から、ＡＮＤ素子の出
力は、入力ビット列と記憶ビット列との間に一致がある
か否かによって論理値“０”又は“１”となる。このよ
うな評価回路は、比較的複雑で洗練された回路設計や相
当数のワード線を必要とし、特にモノリシック集積回路
の場合には、大きなチップ領域が必要となる。
【０００３】今日においては、１つ又はそれ以上の送信
位置や複数の受信位置を持つシステムでは、ある送信位
置から全部の受信位置へ伝送される信号は、バスライン
などの共通伝送チャネル経由で送られるのが一般的であ
る。送信位置から特定の受信位置へのメッセージの伝送
を可能にするため、送信位置からの信号には、伝送され
るメッセージに付加されたアドレスワードが含まれてい
る。各受信位置は、それに関連した少なくとも１つの特
定のアドレスワードを有している。受信位置は、関連す
るアドレスワードを選択できる装置から成っている。所
定のメッセージが伝送されようとする受信位置では特定
のデータワードを持ち、受信位置で容認されたメッセー
ジだけを伝送チャネルから入力できるのである。
位置や複数の受信位置を持つシステムでは、ある送信位
置から全部の受信位置へ伝送される信号は、バスライン
などの共通伝送チャネル経由で送られるのが一般的であ
る。送信位置から特定の受信位置へのメッセージの伝送
を可能にするため、送信位置からの信号には、伝送され
るメッセージに付加されたアドレスワードが含まれてい
る。各受信位置は、それに関連した少なくとも１つの特
定のアドレスワードを有している。受信位置は、関連す
るアドレスワードを選択できる装置から成っている。所
定のメッセージが伝送されようとする受信位置では特定
のデータワードを持ち、受信位置で容認されたメッセー
ジだけを伝送チャネルから入力できるのである。
【０００４】バスラインなどの伝送チャネル経由で伝送
されるメッセージのアドレスワードが特定の受信位置を
目標としているかどうかを判断するため、伝送されたメ
ッセージのアドレスワードは、受信位置において、その
受信位置に関する単数又は複数のアドレスワードの一致
に関する比較が行われる。普通この処理は、アドレスワ
ードが多数のアドレスワードビットを持つように多数の
レジスタ位置を有し、ビット列が容認されるアドレスワ
ードのビット列に対応して配列できるフィルタレジスタ
で行われる。個別の受信位置へのメッセージのアドレス
ワードは、その受信位置のフィルタレジスタ内に保持さ
れたフィルタビット列との一致又は不一致が比較判断さ
れる。一致しておれば受信されたアドレスワードが容認
され、そのアドレスワードが付加されたメッセージが受
信位置の処理装置へ入力される。受信されたアドレスワ
ード１つのフィルタのビット列と一致しない場合は、そ
のアドレスワードは容認されず、そのアドレスワードの
メッセージはその受信位置の処理装置に入力されない。
されるメッセージのアドレスワードが特定の受信位置を
目標としているかどうかを判断するため、伝送されたメ
ッセージのアドレスワードは、受信位置において、その
受信位置に関する単数又は複数のアドレスワードの一致
に関する比較が行われる。普通この処理は、アドレスワ
ードが多数のアドレスワードビットを持つように多数の
レジスタ位置を有し、ビット列が容認されるアドレスワ
ードのビット列に対応して配列できるフィルタレジスタ
で行われる。個別の受信位置へのメッセージのアドレス
ワードは、その受信位置のフィルタレジスタ内に保持さ
れたフィルタビット列との一致又は不一致が比較判断さ
れる。一致しておれば受信されたアドレスワードが容認
され、そのアドレスワードが付加されたメッセージが受
信位置の処理装置へ入力される。受信されたアドレスワ
ード１つのフィルタのビット列と一致しない場合は、そ
のアドレスワードは容認されず、そのアドレスワードの
メッセージはその受信位置の処理装置に入力されない。
【０００５】受信されたアドレスワードがフィルタ内の
ビット列に一致するかどうかを比較判断するため、従来
においては、フィルタとアドレスワードの各ビット位置
用の回路とを有する回路であるＸＯＲゲート回路が使わ
れている。例えば、アドレスワードが８ビット位置を有
している場合、フィルタも８個のビット位置を有し、受
信された各アドレスワードをフィルタ内のビット列と比
較するためには、８個のＸＯＲゲート回路が必要であ
る。全てのＸＯＲゲ−ト回路の出力は、ＸＯＲゲ−ト回
路が存在するような多くの入力を持ったＯＲゲ−ト回路
に接続されている。受信したアドレスワードとフィルタ
内のワードとが一致しているかどうかによって、ＸＯＲ
ゲ−ト回路の出力が論理値“０”又は“１”となる。Ｏ
Ｒゲート回路の出力が論理値“０”の場合、受信された
アドレスワードが受信位置で容認されたことを意味し、
ＯＲ素子の出力が論理値“１”のときは容認されないこ
とを意味するのである。
ビット列に一致するかどうかを比較判断するため、従来
においては、フィルタとアドレスワードの各ビット位置
用の回路とを有する回路であるＸＯＲゲート回路が使わ
れている。例えば、アドレスワードが８ビット位置を有
している場合、フィルタも８個のビット位置を有し、受
信された各アドレスワードをフィルタ内のビット列と比
較するためには、８個のＸＯＲゲート回路が必要であ
る。全てのＸＯＲゲ−ト回路の出力は、ＸＯＲゲ−ト回
路が存在するような多くの入力を持ったＯＲゲ−ト回路
に接続されている。受信したアドレスワードとフィルタ
内のワードとが一致しているかどうかによって、ＸＯＲ
ゲ−ト回路の出力が論理値“０”又は“１”となる。Ｏ
Ｒゲート回路の出力が論理値“０”の場合、受信された
アドレスワードが受信位置で容認されたことを意味し、
ＯＲ素子の出力が論理値“１”のときは容認されないこ
とを意味するのである。
【０００６】
【発明が解決しようとする課題】上記従来装置において
は、受信位置の複数のフィルタのそれぞれが、アドレス
ワード長と同じフィルタ長を有している。このため、一
方ではコスト上昇が避けられないような容量を持つハー
ド装置が必要となり、他方では、フィルタ比較のための
アドレスを一時的に保持するアドレスレジスタ、フィル
タ、比較処理に用いるＸＯＲ素子、その下流側に接続さ
れるＯＲゲート回路などを相互間に接続する多数のワー
ド線が必要となる。また、ＸＯＲ素子は回路群であるた
め、半導体チップ上に広い載置区域を必要とする。
は、受信位置の複数のフィルタのそれぞれが、アドレス
ワード長と同じフィルタ長を有している。このため、一
方ではコスト上昇が避けられないような容量を持つハー
ド装置が必要となり、他方では、フィルタ比較のための
アドレスを一時的に保持するアドレスレジスタ、フィル
タ、比較処理に用いるＸＯＲ素子、その下流側に接続さ
れるＯＲゲート回路などを相互間に接続する多数のワー
ド線が必要となる。また、ＸＯＲ素子は回路群であるた
め、半導体チップ上に広い載置区域を必要とする。
【０００７】本発明は上述のような事情よりなされたも
のであり、本発明の目的は、特にチップ領域を小さくす
ることにより、受信されたビット列を評価するための回
路構成コストを低減するようにしたアドレスワード判定
用電子回路構成を提供することにある。
のであり、本発明の目的は、特にチップ領域を小さくす
ることにより、受信されたビット列を評価するための回
路構成コストを低減するようにしたアドレスワード判定
用電子回路構成を提供することにある。
【０００８】
【課題を解決するための手段】本発明の上記目的は、請
求項１に記載の回路構成によって達成できる。本発明に
よる回路構成の更なる変形例が、請求項２及び３に記述
されている。本発明による受信されたビット列を評価す
るための回路構成は、シリアルビット列評価が行われる
フリップフロップとＯＲ素子とを必要とするだけであ
る。ビット列の評価の開始前に、フリップフロップがそ
のリセット入力にてリセットされ、前記ビットパターン
が所定のビット列パターンに一致する場合のそれぞれの
ビット列評価完了時に所定の論理値を出力できるよう、
同時に評価回路構成の出力部の役目もするフリップフロ
ップの出力が設定された特定状態になる。フリップフロ
ップの出力は、前記受信ビット列の判定済みビットと所
定のビット列の対応ビットとが一致する限り前記論理値
を維持する。ビット列内の１個のビットでも所定のビッ
ト列との不一致があれば、別の受信ビット列の評価のた
めフリップフロップを再度リセットするまでに、フリッ
プフロップの出力論理値は変わる。それ故、受信した各
ビット列が所定のビット列と同じかどうかの判断が、全
ビット列の評価終了時におけるフリップフロップ出力の
論理値から判定できる。
求項１に記載の回路構成によって達成できる。本発明に
よる回路構成の更なる変形例が、請求項２及び３に記述
されている。本発明による受信されたビット列を評価す
るための回路構成は、シリアルビット列評価が行われる
フリップフロップとＯＲ素子とを必要とするだけであ
る。ビット列の評価の開始前に、フリップフロップがそ
のリセット入力にてリセットされ、前記ビットパターン
が所定のビット列パターンに一致する場合のそれぞれの
ビット列評価完了時に所定の論理値を出力できるよう、
同時に評価回路構成の出力部の役目もするフリップフロ
ップの出力が設定された特定状態になる。フリップフロ
ップの出力は、前記受信ビット列の判定済みビットと所
定のビット列の対応ビットとが一致する限り前記論理値
を維持する。ビット列内の１個のビットでも所定のビッ
ト列との不一致があれば、別の受信ビット列の評価のた
めフリップフロップを再度リセットするまでに、フリッ
プフロップの出力論理値は変わる。それ故、受信した各
ビット列が所定のビット列と同じかどうかの判断が、全
ビット列の評価終了時におけるフリップフロップ出力の
論理値から判定できる。
【０００９】即ち、本発明は、受信位置における容認の
ため、データバスなどを経由して特定の受信位置から入
力されたｎ個のアドレスワードビットを持つアドレスワ
ードを判定する電子回路構成に関し、本発明の上記目的
は、容認できるアドレスワードに対応するｎ個のフィル
タビットを持つフィルタビット列を保持するためのｎ個
のフィルタレジスタ部を持つ少なくとも１つのフィルタ
レジスタ（ＦＲ）と、第１入力（ＯＥ１）、第２入力
（ＯＥ２）及び出力（ＯＡ）を有するＯＲゲート回路
（ＯＲ）と、前記ＯＲゲート回路（ＯＲ）の出力（Ｏ
Ａ）に接続されたデータ入力（Ｄ）、非反転フリップフ
ロップ出力（Ｑ）及びクロック入力（ＣＬＫ）を有する
クロック制御型Ｄフリップフロップ（ＦＦ）と、容認判
定すべきアドレスワードのｎ個のビットが所定のビット
クロック周波数にて連続的に入力される第１入力（ＸＥ
１）、フィルタビット列のｎ個のビットが所定のビット
クロック周波数で連続的に入力される第２入力（ＸＥ
２）及び前記ＯＲゲート回路（ＯＲ）の第１入力（ＯＥ
１）に接続された出力（ＸＡ）を有するＸＯＲゲート回
路（ＸＯＲ）とから成り、前記クロック入力（ＣＬＫ）
にはビットクロック周波数に対応するクロック信号が入
力され、判定すべきアドレスワードの終了時において前
記非反転フリップフロップ出力（Ｑ）の論理値が“０”
のときはそのアドレスワードの容認を示し、前記論理値
が“１”のときは非容認を示すことによって達成され
る。
ため、データバスなどを経由して特定の受信位置から入
力されたｎ個のアドレスワードビットを持つアドレスワ
ードを判定する電子回路構成に関し、本発明の上記目的
は、容認できるアドレスワードに対応するｎ個のフィル
タビットを持つフィルタビット列を保持するためのｎ個
のフィルタレジスタ部を持つ少なくとも１つのフィルタ
レジスタ（ＦＲ）と、第１入力（ＯＥ１）、第２入力
（ＯＥ２）及び出力（ＯＡ）を有するＯＲゲート回路
（ＯＲ）と、前記ＯＲゲート回路（ＯＲ）の出力（Ｏ
Ａ）に接続されたデータ入力（Ｄ）、非反転フリップフ
ロップ出力（Ｑ）及びクロック入力（ＣＬＫ）を有する
クロック制御型Ｄフリップフロップ（ＦＦ）と、容認判
定すべきアドレスワードのｎ個のビットが所定のビット
クロック周波数にて連続的に入力される第１入力（ＸＥ
１）、フィルタビット列のｎ個のビットが所定のビット
クロック周波数で連続的に入力される第２入力（ＸＥ
２）及び前記ＯＲゲート回路（ＯＲ）の第１入力（ＯＥ
１）に接続された出力（ＸＡ）を有するＸＯＲゲート回
路（ＸＯＲ）とから成り、前記クロック入力（ＣＬＫ）
にはビットクロック周波数に対応するクロック信号が入
力され、判定すべきアドレスワードの終了時において前
記非反転フリップフロップ出力（Ｑ）の論理値が“０”
のときはそのアドレスワードの容認を示し、前記論理値
が“１”のときは非容認を示すことによって達成され
る。
【００１０】
【発明の実施の形態】以下に、本発明の実施例を図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００１１】図１に図示する本発明による回路構成の実
施例では、受信したビット列のビット全部が論理値
“０”であるかどうかのようにして、受信したビット列
の判断が行われる。その回路構成は、ＯＲ素子ＯＲとク
ロック制御型のＤフリップフロップＦＦとから成る。Ｏ
Ｒ素子ＯＲは、第１入力ＯＥ１と第２入力ＯＥ２、出力
ＯＡを有する。フリップフロップＦＦには、リセット入
力Ｒ、データ値がＤ＝０のときフリップフロップＦＦを
リセットするデータ入力端子Ｄ、非反転出力端子Ｑ、ク
ロック入力端子ＣＬＫが備わっている。出力端子Ｑは、
同時に全体回路構成の出力端子Ａでもある。フリップフ
ロップＦＦのデータ入力端子Ｄは、ＯＲ素子ＯＲの出力
端子ＯＡに接続されている。ＯＲ素子ＯＲの第２入力端
子ＯＥ２は、フリップフロップＦＦの出力端子Ｑに接続
されている。フリップフロップＦＦのリセット入力端子
Ｒには、受信したビット列の判定が開始される前に出力
端子Ｑから論理値“０”を出力させるリセット信号が入
力される。また、クロック入力端子ＣＬＫには、判定さ
れるビット列のビット列周波数に対応したクロック周波
数を持つクロック信号が入力される。判定されるビット
列は、ＯＲ素子ＯＲの第１入力ＯＥ１にビット毎に連続
して入力される。その際、判定されるビット列は直接
に、或いはシフトレジスタに一時的に保持された後に、
第１入力ＯＥ１に送ることが可能である。後者の場合、
レジスタの出力端子はＯＥ１に接続される。判定される
ビット列がシフトレジスタでシフト操作されると、ビッ
ト毎にその出力端からシフト出力されて、入力ＯＥ１へ
ビット毎に入力されることになる。
施例では、受信したビット列のビット全部が論理値
“０”であるかどうかのようにして、受信したビット列
の判断が行われる。その回路構成は、ＯＲ素子ＯＲとク
ロック制御型のＤフリップフロップＦＦとから成る。Ｏ
Ｒ素子ＯＲは、第１入力ＯＥ１と第２入力ＯＥ２、出力
ＯＡを有する。フリップフロップＦＦには、リセット入
力Ｒ、データ値がＤ＝０のときフリップフロップＦＦを
リセットするデータ入力端子Ｄ、非反転出力端子Ｑ、ク
ロック入力端子ＣＬＫが備わっている。出力端子Ｑは、
同時に全体回路構成の出力端子Ａでもある。フリップフ
ロップＦＦのデータ入力端子Ｄは、ＯＲ素子ＯＲの出力
端子ＯＡに接続されている。ＯＲ素子ＯＲの第２入力端
子ＯＥ２は、フリップフロップＦＦの出力端子Ｑに接続
されている。フリップフロップＦＦのリセット入力端子
Ｒには、受信したビット列の判定が開始される前に出力
端子Ｑから論理値“０”を出力させるリセット信号が入
力される。また、クロック入力端子ＣＬＫには、判定さ
れるビット列のビット列周波数に対応したクロック周波
数を持つクロック信号が入力される。判定されるビット
列は、ＯＲ素子ＯＲの第１入力ＯＥ１にビット毎に連続
して入力される。その際、判定されるビット列は直接
に、或いはシフトレジスタに一時的に保持された後に、
第１入力ＯＥ１に送ることが可能である。後者の場合、
レジスタの出力端子はＯＥ１に接続される。判定される
ビット列がシフトレジスタでシフト操作されると、ビッ
ト毎にその出力端からシフト出力されて、入力ＯＥ１へ
ビット毎に入力されることになる。
【００１２】図１に示す回路構成の動作は、以下の通り
である。
である。
【００１３】ビット列の判定を開始する前に、出力端子
Ｑが論理値“０”となるようにフリップフロップＦＦを
リセットすると、ＯＲ素子ＯＲの第２入力ＯＥ２でも論
理値が“０”となる。それ故、第１入力ＯＥ１に入力さ
れる論理値によって、ＯＲ素子ＯＲの出力ＯＡで論理値
が“１”となるか“０”となるかが決まるのである。ク
ロック入力端子ＣＬＫに入力されるクロック信号の次の
スイッチング端部に同期して、出力ＯＡでの論理値がフ
リップフロップＦＦの出力端子Ｑへと伝送される。この
ことは、ＯＲ素子ＯＲの入力ＯＥ１に入力された判定す
べきビット列のビットが論理値“０”である限り、フリ
ップフロップＦＦの出力端子Ｑからは論理値“１”が出
力されることを意味する。論理値“１”のビットが入力
ＯＥ１に入力されると、フリップフロップＦＦからの出
力は論理値“１”に変わり、その結果、ＯＲ素子ＯＲの
出力ＯＡでは論理値“１”となる。判定されるビット列
の連続ビットが持つ論理値に関係なく、その後の出力Ｏ
Ａ及び出力端子Ｑでは、別のビット列の判定のためフリ
ップフロップＦＦが再度リセットされるまで、論理値
“１”に維持される。それ故、出力端子Ｑにおける論理
値は、判定されるビット列のビット全部が論理値“０”
であるか否かを表示する。前者の場合は、ビット列判定
の終了時での出力端子Ｑの論理値は“０”となり、後者
の場合は論理値が“１”となる。
Ｑが論理値“０”となるようにフリップフロップＦＦを
リセットすると、ＯＲ素子ＯＲの第２入力ＯＥ２でも論
理値が“０”となる。それ故、第１入力ＯＥ１に入力さ
れる論理値によって、ＯＲ素子ＯＲの出力ＯＡで論理値
が“１”となるか“０”となるかが決まるのである。ク
ロック入力端子ＣＬＫに入力されるクロック信号の次の
スイッチング端部に同期して、出力ＯＡでの論理値がフ
リップフロップＦＦの出力端子Ｑへと伝送される。この
ことは、ＯＲ素子ＯＲの入力ＯＥ１に入力された判定す
べきビット列のビットが論理値“０”である限り、フリ
ップフロップＦＦの出力端子Ｑからは論理値“１”が出
力されることを意味する。論理値“１”のビットが入力
ＯＥ１に入力されると、フリップフロップＦＦからの出
力は論理値“１”に変わり、その結果、ＯＲ素子ＯＲの
出力ＯＡでは論理値“１”となる。判定されるビット列
の連続ビットが持つ論理値に関係なく、その後の出力Ｏ
Ａ及び出力端子Ｑでは、別のビット列の判定のためフリ
ップフロップＦＦが再度リセットされるまで、論理値
“１”に維持される。それ故、出力端子Ｑにおける論理
値は、判定されるビット列のビット全部が論理値“０”
であるか否かを表示する。前者の場合は、ビット列判定
の終了時での出力端子Ｑの論理値は“０”となり、後者
の場合は論理値が“１”となる。
【００１４】図１の回路構成は、また、各ビットが論理
値“１”であるかどうかのビット列判定にも利用でき
る。その場合、ＯＲ素子ＯＲの第１入力ＯＥ１の直前に
インバータ（図示しない）を設置して、判定されるビッ
ト列のビットの論理値が“１”である間中、論理値
“０”のビットが入力ＯＥ１へ入力されるようにする。
この結果、ビット列判定の終了時での出力端子Ｑの論理
値“０”は、全部のビットが論理値“１”を持つことを
意味することになる。
値“１”であるかどうかのビット列判定にも利用でき
る。その場合、ＯＲ素子ＯＲの第１入力ＯＥ１の直前に
インバータ（図示しない）を設置して、判定されるビッ
ト列のビットの論理値が“１”である間中、論理値
“０”のビットが入力ＯＥ１へ入力されるようにする。
この結果、ビット列判定の終了時での出力端子Ｑの論理
値“０”は、全部のビットが論理値“１”を持つことを
意味することになる。
【００１５】図２の回路構成は、アドレスワードの容認
の判定にも利用できる。この回路構成は、その内容が本
発明の出願開示内容の引用例として扱われている本出願
人による同時出願のドイツ特許出願番号１９６ ４５
０５４．３「アドレスワードを選択する装置及び方法」
にも詳細に記述されているセグメント単位アドレスワー
ド判定処理においても利用可能である。この処理では、
個別のビット列を同じセグメントビット長のアドレスワ
ードセグメントに分割し、その容認の判定をするアドレ
スワードのアドレスワードセグメントを、両者の一致又
は不一致を判定するため、各アドレスワードセグメント
に関連したセグメントフィルタの記憶内容と比較する。
そして、各アドレスワードセグメントの判定の終了時
に、所定数（例えば８）の平行論理値（ｐａｒａｌｌｅ
ｌ ｌｏｇｉｃ ｖａｌｕｅ）を持つ論理値パターンが
出力される。
の判定にも利用できる。この回路構成は、その内容が本
発明の出願開示内容の引用例として扱われている本出願
人による同時出願のドイツ特許出願番号１９６ ４５
０５４．３「アドレスワードを選択する装置及び方法」
にも詳細に記述されているセグメント単位アドレスワー
ド判定処理においても利用可能である。この処理では、
個別のビット列を同じセグメントビット長のアドレスワ
ードセグメントに分割し、その容認の判定をするアドレ
スワードのアドレスワードセグメントを、両者の一致又
は不一致を判定するため、各アドレスワードセグメント
に関連したセグメントフィルタの記憶内容と比較する。
そして、各アドレスワードセグメントの判定の終了時
に、所定数（例えば８）の平行論理値（ｐａｒａｌｌｅ
ｌ ｌｏｇｉｃ ｖａｌｕｅ）を持つ論理値パターンが
出力される。
【００１６】前記ドイツ特許出願番号１９６ ４５ ０
５４．３の図１ａ及び図１ｂに図示の実施例において
は、各アドレスワードセグメントの判定の終了時に出力
された論理値パターンが、更にＡＮＤ素子によるＡＮＤ
処理にかけられる。前記ＡＮＤ素子には、特定の論理値
パターンの平行論理値の数に対応した入力端子が設けら
れている。前記ドイツ特許出願番号１９６ ４５ ０５
４．３のように、セグメント判断の結果を評価するため
の回路構成が、本願の図２に示されている。この回路構
成は図２に示すように、セグメント単位の判定終了後
に、８個の論理値を持つ論理値パターンがそれぞれ入力
される８個の入力Ａ１Ｅ１、Ａ１Ｅ２、Ａ１Ｅ３、…
…、Ａ１Ｅ８を備えたＡＮＤ素子ＡＮＤ１から成る。前
記ドイツ特許出願番号１９６ ４５ ０５４．３に詳細
に記述されているように、容認の判定をするアドレスワ
ードのアドレスワードセグメントが容認アドレスワード
のセグメントと同一である場合は、ＡＮＤ素子ＡＮＤ１
の出力Ａ１Ａの論理値は“０”となり、それ以外の場合
には出力Ａ１Ａの論理値は“１”となる。
５４．３の図１ａ及び図１ｂに図示の実施例において
は、各アドレスワードセグメントの判定の終了時に出力
された論理値パターンが、更にＡＮＤ素子によるＡＮＤ
処理にかけられる。前記ＡＮＤ素子には、特定の論理値
パターンの平行論理値の数に対応した入力端子が設けら
れている。前記ドイツ特許出願番号１９６ ４５ ０５
４．３のように、セグメント判断の結果を評価するため
の回路構成が、本願の図２に示されている。この回路構
成は図２に示すように、セグメント単位の判定終了後
に、８個の論理値を持つ論理値パターンがそれぞれ入力
される８個の入力Ａ１Ｅ１、Ａ１Ｅ２、Ａ１Ｅ３、…
…、Ａ１Ｅ８を備えたＡＮＤ素子ＡＮＤ１から成る。前
記ドイツ特許出願番号１９６ ４５ ０５４．３に詳細
に記述されているように、容認の判定をするアドレスワ
ードのアドレスワードセグメントが容認アドレスワード
のセグメントと同一である場合は、ＡＮＤ素子ＡＮＤ１
の出力Ａ１Ａの論理値は“０”となり、それ以外の場合
には出力Ａ１Ａの論理値は“１”となる。
【００１７】アドレスワードの容認判定においては、１
つのアドレスワードに対する複数のアドレスワードセグ
メントが存在するように、多数の論理値がＡＮＤ素子Ａ
ＮＤ１の出力Ａ１Ａから出力される。出力Ａ１Ａからセ
グメント単位で出力されるそのような論理値は、ＯＲ素
子ＯＲとフリップフロップＦＦが直列接続されている図
１の回路と同一構成の評価回路へ順番に送られる。
つのアドレスワードに対する複数のアドレスワードセグ
メントが存在するように、多数の論理値がＡＮＤ素子Ａ
ＮＤ１の出力Ａ１Ａから出力される。出力Ａ１Ａからセ
グメント単位で出力されるそのような論理値は、ＯＲ素
子ＯＲとフリップフロップＦＦが直列接続されている図
１の回路と同一構成の評価回路へ順番に送られる。
【００１８】前記ＡＮＤ素子ＡＮＤ１の出力Ａ１Ａから
論理値“０”が連続して出力される限り、フリップフロ
ップＦＦの出力端子Ｑの論理値は“０”を維持する。ア
ドレスワードセグメントの判定終了時に、ＡＮＤ素子Ａ
ＮＤ１の出力Ａ１Ａの論理値が“１”になると同時に、
フリップフロップＦＦの出力端子Ｑの論理値は“１”に
切り替えられ、フリップフロップＦＦが新しくリセット
されるまで維持される。それ故、各アドレスワードの最
後のアドレスワードセグメントの判定終了における出力
端子Ｑでの論理値は、判定されたアドレスワードの容認
或いは否認を表示する。前者の場合、出力端子Ｑの論理
値は“０”であり、後者の場合は論理値“１”である。
論理値“０”が連続して出力される限り、フリップフロ
ップＦＦの出力端子Ｑの論理値は“０”を維持する。ア
ドレスワードセグメントの判定終了時に、ＡＮＤ素子Ａ
ＮＤ１の出力Ａ１Ａの論理値が“１”になると同時に、
フリップフロップＦＦの出力端子Ｑの論理値は“１”に
切り替えられ、フリップフロップＦＦが新しくリセット
されるまで維持される。それ故、各アドレスワードの最
後のアドレスワードセグメントの判定終了における出力
端子Ｑでの論理値は、判定されたアドレスワードの容認
或いは否認を表示する。前者の場合、出力端子Ｑの論理
値は“０”であり、後者の場合は論理値“１”である。
【００１９】図３には、アドレスワードの容認の判断の
ための本発明の回路構成の一実施例が示されており、Ｏ
Ｒ素子ＯＲとフリップフロップＦＦとが直列接続されて
いる点では図２の実施例と回路構成が同一である。しか
し、ＡＮＤ素子ＡＮＤ１の代わりに、第１入力ＸＥ１及
び第２入力ＸＥ２を有し、ＯＲ素子ＯＲの第１入力ＯＥ
１に接続された出力ＸＡを有するＸＯＲ素子ＸＯＲが設
けられていることが異なっている。入力ＸＥ１には、そ
の容認を判定するアドレスワードのビットが連続して入
力される。そのアドレスワードは、容認可能なアドレス
ワードのビットパターンが保持されているフィルタレジ
スタＦＲの保持内容と比較される。フィルタレジスタＦ
Ｒとして、入力ＸＥ２に接続されたレジスタ出力ＦＲＳ
Ａを持つ出力レジスタ部ＦＲＳが備わっている。フィル
タレジスタＦＲは、フィルタビット列の全ビットがレジ
スタ出力ＦＲＳＡへ連続してシフト出力され、その論理
値がＸＯＲ素子ＸＯＲの第２入力ＸＥ２に連続的に伝送
できるようなサイクル動作によって、レジスタ内容がシ
フトレジスタへシフト出力できるサイクル式シフトレジ
スタで構成可能である。そのフィルタレジスタＦＲへの
シフト出力は、判定すべきアドレスワードのビットをＸ
ＯＲ素子ＸＯＲの第１入力ＸＥ１へ連続的に伝送するの
と同じビット列クロックで実行される。その際、アドレ
スワードのビット列は直接に、又はアドレスワードレジ
スタに一時的に保持した後に、入力ＸＥ１へ入力しても
よい。
ための本発明の回路構成の一実施例が示されており、Ｏ
Ｒ素子ＯＲとフリップフロップＦＦとが直列接続されて
いる点では図２の実施例と回路構成が同一である。しか
し、ＡＮＤ素子ＡＮＤ１の代わりに、第１入力ＸＥ１及
び第２入力ＸＥ２を有し、ＯＲ素子ＯＲの第１入力ＯＥ
１に接続された出力ＸＡを有するＸＯＲ素子ＸＯＲが設
けられていることが異なっている。入力ＸＥ１には、そ
の容認を判定するアドレスワードのビットが連続して入
力される。そのアドレスワードは、容認可能なアドレス
ワードのビットパターンが保持されているフィルタレジ
スタＦＲの保持内容と比較される。フィルタレジスタＦ
Ｒとして、入力ＸＥ２に接続されたレジスタ出力ＦＲＳ
Ａを持つ出力レジスタ部ＦＲＳが備わっている。フィル
タレジスタＦＲは、フィルタビット列の全ビットがレジ
スタ出力ＦＲＳＡへ連続してシフト出力され、その論理
値がＸＯＲ素子ＸＯＲの第２入力ＸＥ２に連続的に伝送
できるようなサイクル動作によって、レジスタ内容がシ
フトレジスタへシフト出力できるサイクル式シフトレジ
スタで構成可能である。そのフィルタレジスタＦＲへの
シフト出力は、判定すべきアドレスワードのビットをＸ
ＯＲ素子ＸＯＲの第１入力ＸＥ１へ連続的に伝送するの
と同じビット列クロックで実行される。その際、アドレ
スワードのビット列は直接に、又はアドレスワードレジ
スタに一時的に保持した後に、入力ＸＥ１へ入力しても
よい。
【００２０】前記ＸＯＲ素子ＸＯＲの両入力の論理値が
同一かどうかによって、ＸＯＲ素子ＸＯＲの出力の論理
値が“０”又は“１”になるという事実のため、判定さ
れるアドレスワードの対応ビット位置がフィルタレジス
タＦＲの内容と一致する限り、ＸＯＲ素子ＸＯＲの出力
ＸＡからは論理値“０”が連続的に出力される。アドレ
スワードのビットがフィルタレジスタＦＲの対応ビット
と一致しないことが明白になった場合には、出力ＸＡの
論理値は“１”となる。
同一かどうかによって、ＸＯＲ素子ＸＯＲの出力の論理
値が“０”又は“１”になるという事実のため、判定さ
れるアドレスワードの対応ビット位置がフィルタレジス
タＦＲの内容と一致する限り、ＸＯＲ素子ＸＯＲの出力
ＸＡからは論理値“０”が連続的に出力される。アドレ
スワードのビットがフィルタレジスタＦＲの対応ビット
と一致しないことが明白になった場合には、出力ＸＡの
論理値は“１”となる。
【００２１】図１及び図２の実施例においては、アドレ
スワードのビットと対応するフィルタ内のビットとが連
続的に一致する限り、フリップフロップＦＦの出力端子
Ｑの論理値は“０”となる。図３の実施例では、各アド
レスワードの最終ビットの判定終了時に、フリップフロ
ップＦＦの出力端子Ｑにおける論理値が“０”のときに
容認可能なアドレスワードと判定され、論理値が“１”
のときは非容認アドレスワードであると判定されるので
ある。
スワードのビットと対応するフィルタ内のビットとが連
続的に一致する限り、フリップフロップＦＦの出力端子
Ｑの論理値は“０”となる。図３の実施例では、各アド
レスワードの最終ビットの判定終了時に、フリップフロ
ップＦＦの出力端子Ｑにおける論理値が“０”のときに
容認可能なアドレスワードと判定され、論理値が“１”
のときは非容認アドレスワードであると判定されるので
ある。
【００２２】図４の実施例は図３の実施例の変形例であ
り、フィルタレジスタＦＲに加えて、フィルタレジスタ
ＦＲに対応した多数のレジスタ部、つまりアドレスワー
ドビット数に等しい数のレジスタ部を持つマスクレジス
タＭＲが設けられている。この実施例では、ＸＯＲ素子
ＸＯＲの出力ＸＡとＯＲ素子ＯＲの入力ＯＥ１との間に
第２ＡＮＤ素子ＡＮＤ２が設けられており、ＡＮＤ素子
ＡＮＤ２の第１入力Ａ２Ｅ１はＸＯＲ素子ＸＯＲの出力
ＸＡに、第２入力Ａ２Ｅ２はマスクレジスタＭＲの出力
レジスタ部ＭＲＳのレジスタ出力ＭＲＳＡに、出力Ａ２
ＡはＯＲ素子ＯＲの第１入力ＯＥ１にそれぞれ接続され
ている。図４の実施例のその他の部分は、図３の実施例
と同一である。両実施例共に、フリップフロップＦＦは
そのクロック入力端子ＣＬＫにクロック入力され、判定
すべきアドレスワードのビット列周波数に対応する周波
数を持つクロック信号でクロック制御されており、それ
により、フィルタレジスタＦＲやマスクレジスタＭＲの
記憶内容がシフト処理される。
り、フィルタレジスタＦＲに加えて、フィルタレジスタ
ＦＲに対応した多数のレジスタ部、つまりアドレスワー
ドビット数に等しい数のレジスタ部を持つマスクレジス
タＭＲが設けられている。この実施例では、ＸＯＲ素子
ＸＯＲの出力ＸＡとＯＲ素子ＯＲの入力ＯＥ１との間に
第２ＡＮＤ素子ＡＮＤ２が設けられており、ＡＮＤ素子
ＡＮＤ２の第１入力Ａ２Ｅ１はＸＯＲ素子ＸＯＲの出力
ＸＡに、第２入力Ａ２Ｅ２はマスクレジスタＭＲの出力
レジスタ部ＭＲＳのレジスタ出力ＭＲＳＡに、出力Ａ２
ＡはＯＲ素子ＯＲの第１入力ＯＥ１にそれぞれ接続され
ている。図４の実施例のその他の部分は、図３の実施例
と同一である。両実施例共に、フリップフロップＦＦは
そのクロック入力端子ＣＬＫにクロック入力され、判定
すべきアドレスワードのビット列周波数に対応する周波
数を持つクロック信号でクロック制御されており、それ
により、フィルタレジスタＦＲやマスクレジスタＭＲの
記憶内容がシフト処理される。
【００２３】前記マスクレジスタＭＲは、その記憶内容
がサイクル動作によって出力レジスタ部ＭＲＳへシフト
出力され、ビット単位でＡＮＤ素子ＡＮＤ２の第２入力
Ａ２Ｅ２へ送られるようなサイクル動作のシフトレジス
タで構わない。
がサイクル動作によって出力レジスタ部ＭＲＳへシフト
出力され、ビット単位でＡＮＤ素子ＡＮＤ２の第２入力
Ａ２Ｅ２へ送られるようなサイクル動作のシフトレジス
タで構わない。
【００２４】マスクレジスタＭＲの形態マスクは、判定
すべき各アドレスワードが容認できるよう、アドレスワ
ードビット列の所定のビット位置がフィルタレジスタＦ
Ｒの対応レジスタ部の記憶内容と同一かどうかを特定す
る作用をする。各アドレスワードを容認するための対応
フィルタレジスタ部の記憶内容に一致している必要のあ
るアドレスワードビット位置に関係するレジスタ部に、
論理値１が保持される。そして、アドレスワードを容認
するための対応フィルタレジスタ部の記憶内容に一致す
る必要のないアドレスワードビット位置に属するマスク
レジスタ部に、論理値“０”が保持される。マスクレジ
スタ部の論理値“０”は、所定の時点でのＸＯＲ素子Ｘ
ＯＲの出力ＸＡの論理値に関係なく、ＡＮＤ素子ＡＮＤ
２の出力Ａ２Ａが論理値“０”となることを意味する。
また、マスクレジスタ部の論理値“１”は、ＡＮＤ素子
ＡＮＤ２の出力Ａ２Ａでの論理値が、所定の時点でＸＯ
Ｒ素子ＸＯＲの出力ＸＡにおける論理値に依存すること
を意味する。前者の場合、所望のアドレスワードビット
に関して、対応フィルタレジスタ部のビットとの一致が
あろうとなかろうと無視できるが、マスクレジスタ部が
論理値“１”のときは、そのような一致が判断すべきア
ドレスワード容認に関与するのである。
すべき各アドレスワードが容認できるよう、アドレスワ
ードビット列の所定のビット位置がフィルタレジスタＦ
Ｒの対応レジスタ部の記憶内容と同一かどうかを特定す
る作用をする。各アドレスワードを容認するための対応
フィルタレジスタ部の記憶内容に一致している必要のあ
るアドレスワードビット位置に関係するレジスタ部に、
論理値１が保持される。そして、アドレスワードを容認
するための対応フィルタレジスタ部の記憶内容に一致す
る必要のないアドレスワードビット位置に属するマスク
レジスタ部に、論理値“０”が保持される。マスクレジ
スタ部の論理値“０”は、所定の時点でのＸＯＲ素子Ｘ
ＯＲの出力ＸＡの論理値に関係なく、ＡＮＤ素子ＡＮＤ
２の出力Ａ２Ａが論理値“０”となることを意味する。
また、マスクレジスタ部の論理値“１”は、ＡＮＤ素子
ＡＮＤ２の出力Ａ２Ａでの論理値が、所定の時点でＸＯ
Ｒ素子ＸＯＲの出力ＸＡにおける論理値に依存すること
を意味する。前者の場合、所望のアドレスワードビット
に関して、対応フィルタレジスタ部のビットとの一致が
あろうとなかろうと無視できるが、マスクレジスタ部が
論理値“１”のときは、そのような一致が判断すべきア
ドレスワード容認に関与するのである。
【００２５】図４のマスクは、受信位置が、フィルター
レジスタＦＲ内のアドレスワードよりも多くのアドレス
ワードを容認する際に利用できる。
レジスタＦＲ内のアドレスワードよりも多くのアドレス
ワードを容認する際に利用できる。
【００２６】本発明の回路構成は、ビット列がその先頭
から連続して同じ論理値を所定数含んでいるかどうかを
判定するのにも利用できる。この場合、所定数とは、ビ
ット列のビットの総数又は総数の一部である。また、本
発明の回路構成は、アドレスワードの容認判定にも非常
に適している。必要なのは、主として２個のＯＲ素子と
フリップフロップの回路部品に加えて、容認できるアド
レスワードが記憶されているフィルタレジスタ及び２つ
の入力端子を有し、その片方に容認判定すべきアドレス
ワードがビット単位で入力され、他方には前記フィルタ
レジスタに記憶されているフィルタ内容がビット単位で
入力され、両入力共に同じクロックで行われるようなＸ
ＯＲ素子だけである。そのような容認判定のためのフィ
ルタレジスタに付随して、マスクビット列が記憶されて
いるマスクレジスタを備えることもでき、そのマスクビ
ット列の内容により、判断すべきアドレスワードの容認
を行うため、アドレスワード内のどのビットがフィルタ
レジスタ内の対応ビットに一致する必要があるか、アド
レスワードビットのどのビットが対応するフィルタビッ
トに一致する必要がないかが決定される。
から連続して同じ論理値を所定数含んでいるかどうかを
判定するのにも利用できる。この場合、所定数とは、ビ
ット列のビットの総数又は総数の一部である。また、本
発明の回路構成は、アドレスワードの容認判定にも非常
に適している。必要なのは、主として２個のＯＲ素子と
フリップフロップの回路部品に加えて、容認できるアド
レスワードが記憶されているフィルタレジスタ及び２つ
の入力端子を有し、その片方に容認判定すべきアドレス
ワードがビット単位で入力され、他方には前記フィルタ
レジスタに記憶されているフィルタ内容がビット単位で
入力され、両入力共に同じクロックで行われるようなＸ
ＯＲ素子だけである。そのような容認判定のためのフィ
ルタレジスタに付随して、マスクビット列が記憶されて
いるマスクレジスタを備えることもでき、そのマスクビ
ット列の内容により、判断すべきアドレスワードの容認
を行うため、アドレスワード内のどのビットがフィルタ
レジスタ内の対応ビットに一致する必要があるか、アド
レスワードビットのどのビットが対応するフィルタビッ
トに一致する必要がないかが決定される。
【００２７】
【発明の効果】従来の容認判定回路と比較して、本発明
による回路構成から成る容認判定回路は回路構成がより
簡単で、必要なチップ領域は少なくてよい。
による回路構成から成る容認判定回路は回路構成がより
簡単で、必要なチップ領域は少なくてよい。
【図１】受信されたビット列が所定のビット列に適合す
るかどうかを判定する本発明の一実施例を示す回路図で
ある。
るかどうかを判定する本発明の一実施例を示す回路図で
ある。
【図２】ＡＮＤゲート回路に接続されたアドレスワード
の容認を判定するための本発明の回路構成の第１実施例
を示す回路図である。
の容認を判定するための本発明の回路構成の第１実施例
を示す回路図である。
【図３】フィルタレジスタに接続されたアドレスワード
の容認を判定するための本発明の回路構成の第２実施例
を示す回路図である。
の容認を判定するための本発明の回路構成の第２実施例
を示す回路図である。
【図４】フィルタレジスタ及びマスクレジスタに接続さ
れたアドレスワードの容認を判定するための本発明の回
路構成の第３実施例を示す回路図である。
れたアドレスワードの容認を判定するための本発明の回
路構成の第３実施例を示す回路図である。
ＯＲ ＯＲ素子 ＦＦ Ｄフリップフロップ Ｄ デ−タ入力端子 ＣＬＫ クロック入力端子 ＦＲ フィルタレジスタ ＭＲ マスクレジスタ
Claims (3)
- 【請求項１】受信位置における容認のため、データバス
などを経由して特定の受信位置から入力されたｎ個のア
ドレスワードビットを持つアドレスワードを判定する電
子回路構成であり、容認できるアドレスワードに対応す
るｎ個のフィルタビットを持つフィルタビット列を保持
するためのｎ個のフィルタレジスタ部を持つ少なくとも
１つのフィルタレジスタ（ＦＲ）と、第１入力（ＯＥ
１）、第２入力（ＯＥ２）及び出力（ＯＡ）を有するＯ
Ｒゲート回路（ＯＲ）と、前記ＯＲゲート回路（ＯＲ）
の出力（ＯＡ）に接続されたデータ入力（Ｄ）、非反転
フリップフロップ出力（Ｑ）及びクロック入力（ＣＬ
Ｋ）を有するクロック制御型Ｄフリップフロップ（Ｆ
Ｆ）と、容認判定すべきアドレスワードのｎ個のビット
が所定のビットクロック周波数にて連続的に入力される
第１入力（ＸＥ１）、フィルタビット列のｎ個のビット
が所定のビットクロック周波数で連続的に入力される第
２入力（ＸＥ２）及び前記ＯＲゲート回路（ＯＲ）の第
１入力（ＯＥ１）に接続された出力（ＸＡ）を有するＸ
ＯＲゲート回路（ＸＯＲ）と、から成り、前記クロック
入力（ＣＬＫ）にはビットクロック周波数に対応するク
ロック信号が入力され、判定すべきアドレスワードの終
了時において前記非反転フリップフロップ出力（Ｑ）の
論理値が“０”のときはそのアドレスワードの容認を示
し、前記論理値が“１”のときは非容認を示すことを特
徴とするアドレスワード判定用電子回路構成。 - 【請求項２】所定のマスクレジスタ位置に対応するアド
レスデータビットの容認判定がそれぞれの関連フィルタ
ビットとの一致を必要とするかどうかによって、論理値
“１”又は“０”を保持できるｎ個のマスクビットを持
つマスクビット列を各マスクレジスタ部に保持するため
ｎ個のマスクレジスタ部を有するマスクレジスタ（Ｍ
Ｒ）と、前記ＸＯＲゲート回路（ＸＯＲ）の出力（Ｘ
Ａ）に接続された第１入力（Ａ２Ｅ１）と、前記マスク
レジスタ（ＭＲ）の出力に接続された第２入力（Ａ２Ｅ
２）と、前記ＯＲゲート回路（ＯＲ）の第１入力（ＯＥ
１）に接続された出力（Ａ２Ａ）とを有する第２ＡＮＤ
ゲート回路（ＡＮＤ２）と、を更に具備した請求項１に
記載のアドレスワード判定用電子回路構成。 - 【請求項３】前記フィルタレジスタ（ＦＲ）及び／又は
前記マスクレジスタ（ＭＲ）が、前記ＸＯＲゲート回路
（ＸＯＲ）の対応入力（ＸＥ１、ＸＥ２）に接続された
レジスタ出力（ＦＲＳＡ、ＭＲＳＡ）を有する出力レジ
スタ部（ＦＲＳ、ＭＲＳ）を持つサイクル動作シフトレ
ジスタであり、そのレジスタ内容は、容認判定処理中に
ビット列クロックに応じたシフトクロックによるサイク
ル動作にて、出力レジスタ部（ＦＲＳ、ＭＲＳ）へシフ
ト出力されるようになっている請求項１又は２に記載の
アドレスワード判定用電子回路構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1996145055 DE19645055C2 (de) | 1996-10-31 | 1996-10-31 | Elektrische Schaltungsanordnung zur seriellen Auswertung einer bit-Folge |
| DE19645055.1 | 1996-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10187585A true JPH10187585A (ja) | 1998-07-21 |
Family
ID=7810378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29800197A Pending JPH10187585A (ja) | 1996-10-31 | 1997-10-30 | アドレスワード判定用電子回路構成 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0840204A3 (ja) |
| JP (1) | JPH10187585A (ja) |
| DE (1) | DE19645055C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7844730B2 (en) | 2001-02-05 | 2010-11-30 | Nec Corporation | Computer system and method of communication between modules within computer system |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19809726A1 (de) * | 1998-03-06 | 1999-09-09 | Sgs Thomson Microelectronics | Interface für einen Datenknoten eines Datennetzes |
| CN116667833A (zh) * | 2023-05-05 | 2023-08-29 | 合肥中感微电子有限公司 | 一种复位电路、芯片、耳机和耳机组件 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4524345A (en) * | 1983-02-14 | 1985-06-18 | Prime Computer, Inc. | Serial comparison flag detector |
| JPS60134627A (ja) * | 1983-12-23 | 1985-07-17 | Nec Corp | 一致検出回路 |
| US4788507A (en) * | 1987-05-04 | 1988-11-29 | Eaton Corporation | Peak timeout indicator/encoder and method |
| DE3860705D1 (de) * | 1988-01-28 | 1990-10-31 | Hewlett Packard Gmbh | Erkennungsschaltung fuer binaersignalzustandswechsel. |
| DE3824475A1 (de) * | 1988-07-19 | 1990-02-01 | Paul Merkle | Serielle vergleichschaltung |
| FR2648924B1 (fr) * | 1989-06-23 | 1991-10-11 | Peugeot | Dispositif de comparaison dynamique d'une trame de donnees en serie, avec une consigne |
| EP0663635A1 (en) * | 1993-12-15 | 1995-07-19 | Firma Erika Köchler | Fast serial comparator |
-
1996
- 1996-10-31 DE DE1996145055 patent/DE19645055C2/de not_active Expired - Fee Related
-
1997
- 1997-10-30 EP EP97118988A patent/EP0840204A3/de not_active Withdrawn
- 1997-10-30 JP JP29800197A patent/JPH10187585A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7844730B2 (en) | 2001-02-05 | 2010-11-30 | Nec Corporation | Computer system and method of communication between modules within computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0840204A2 (de) | 1998-05-06 |
| DE19645055C2 (de) | 1999-01-07 |
| EP0840204A3 (de) | 1998-12-30 |
| DE19645055A1 (de) | 1998-05-20 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
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| A02 | Decision of refusal |
Effective date: 20070306 Free format text: JAPANESE INTERMEDIATE CODE: A02 |