DE69306010T2

DE69306010T2 - Verfahren und Schaltung zur Durchführung von laufenden Ungleichheitsmessungen

Info

Publication number: DE69306010T2
Application number: DE69306010T
Authority: DE
Inventors: Marc C Gleichert
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1992-02-21
Filing date: 1993-02-04
Publication date: 1997-05-07
Anticipated expiration: 2013-02-05
Also published as: JPH05284037A; DE69306010D1; KR930018871A; EP0556980B1; US5229769A; ES2093921T3; EP0556980A1

Description

Die Erfindung betrifft Verfahren und Vorrichtungen zum Kodiere/Dekodieren und insbesondere zum Bestimmen laufender Ungleichheit und zum Kennzeichnen fehlerhafter Ungleichheiten.
Zahlreiche Hochgeschwindigkeitsdatenübertragungssysteme und -netzwerke verwenden binäre Datenkodierverfahren, um eine gleichstrom-ausgeglichene Übertragung zu schaffen. Seriell übertragene binäre Daten, die eine Gleichstromkomponente von vorzugsweise Null haben, vereinfachen das Design und die Zuverlässigkeit von Sender- und Empfängersystemen. Der sogenannte 8B/10B-Code ist eine Art des Kodierens, die zu einem Standard für zahlreiche Anwendungen mit hohen datengeschwindigkeiten geworden ist. Dieser Code ist in einem Artikel von Franaszek et al. mit dem Titel "A DC-Balanced partitioned-Block, 88/108 Transmission Code", IBM Journal of Research and Development, Bd. 27, 1983, Seiten 440-451 und US-Patent 4 486 739 beschrieben.
Beim 8B/10B-Kodieren wird ein serieller Datenstrom aus 8-Bit-Datenpaketen als 10 Bits seriell übertragener Code kodiert. Die beiden zusätzlichen Bits schaffen den Gleichstromausgleich und genügend Übergänge, um eine genaue PLL-Oszillatortaktsynchronisierung und andere Zwecke zu erreichen. Tatsächlich erfolgt das 8B/10B- Kodieren üblicherweise in zwei Paketen, einem 5B/6B-Nibble und einem 3B/4B- Nibble. Anders ausgedrückt wird jedes zu kodierende 8-Bit Byte D&sub0; ... D&sub7; in 5 Bits D&sub0; ... D&sub4;, die als 6 Bits kodiert werden, und 3 Bits, D&sub5; ... D&sub7;, geteilt, die als 4 Bits kodiert werden. Das 8B/10B-Kodierschema ist ein wenig komplex und ist am besten unter Bezugnahme auf die nachfolgenden Tabellen 1 und II von Franaszek zu verstehen. Alle möglichen 5-Bit-Datenwerte sind in der mit "ABCDE" bezeichneten Spalte und der entsprechende 6-Bit-Code ist in der mit "abcdei" bezeichneten Spalte dargestellt.
Der Ausdruck "laufende Ungleichheit" wird im Stand der Technik als ein Maß der Gleichstromausgeglichenheit der kodierten Daten verwendet. Genauer gesagt ist die laufende Ungleichheit die Summe der Ungleichheiten sämtlicher vorhergehender Blöcke, wobei die Ungleichheit die Differenz zwischen der Zahl der Nullen und der Zahl der Einsen in einem Block ist. Bei einem Block von 8B/10B-kodierten Daten ist der gültige Code derart gewählt, daß die Ungleichheit entweder +2, -2 oder 0 sein kann. Es sei in bezug auf die Spalte abcdeio in Tabelle 1 darauf hingewiesen, daß jeder Code in dieser Spalte derart gewählt ist, daß die Zahl der Einsen und Nullen entweder gleich sind oder um eine gerade Zahl verschieden sind. In bezug auf die mit "alternativ" bezeichnete Spalte der Tabelle 1 die Spalte "D-1" sei darauf hingewiesen, daß bei jedem Auftreten eines "+" in der Spalte D-1, die Zahl der Nullen die Zahl der Einsen in dem entsprechenden Code in der Spalte "abcdei" um 2 übersteigt. Es sei ferner darauf hingewiesen, daß bei jedem "+" ein Eintrag in der Spalte "ALTERNATIV" gegeben ist, der das Komplement des binären Codes in der Spalte "abcdei" ist.
Die selben Charakteristiken gelten für die 3B/4B-Kodierung gemäß der entsprechenden Spalte "fghi" in der Tabelle 2.
Eines der Merkmale der 8B/10B-Codes, die das zuvor beschriebene Ungleichheitskonzept verwenden, ist, daß es einfach ist, die Ungleichheit, d.h. +2, -2, 0, für alle Bytes während des Kodierens der Daten zu addieren, und wenn die Ungleichheit positiv ist, die Logik derart auszubilden, daß die Ungleichheit für den nächsten zu sendenden kodierten Datenblock negativ ist. Um dies zu erreichen wird beispielsweise nach dem Prüfen eines Code-Blocks, falls die Ungleichheit dieses Blocks positiv bei +2 ist und die laufende Ungleichheit positiv bei +1 ist, automatisch der ALTERNATIV- Code für diesen Block gewählt, so daß die laufende Ungleichheit nachdem der nächste Block gesendet wurde um -2 dekrementiert wird und die laufende Ungleichheit negativ bei -1 ist.
Es sei ferner darauf hingewiesen, daß in den Tabellen 1 und 2 in der Spalte D-1 mit "x" bezeichnete Codes angegeben sind, bei denen die Zahl der Nullen und Einsen gleich ist.
Diese Blöcke haben eine Ungleichheit von "0" und weisen keine ALTERNATIV- Codes auf, da sie keine Auswirkungen auf die laufende Ungleichheit haben.
In den bekannten Empfängern werden Schaltungen verwendet, um zu verifizieren ob die Daten richtig kodiert wurden und kein Fehler in der Übertragung enthalten war. Ein Teil dieses Verifizierens besteht darin, zu prüfen ob jeder Block mit den Ungleichheitsregeln übereinstimmt, das heißt ob er +2, 0 oder -2 ist und die laufende Ungleichheit entweder -1 oder +1 beträgt.
Bei den bekannten Empfängern erfolgt diese Ungleichheitsprüfung durch kombinatorische Logik. Da jeder der zehn Bits in dem 8B/10B-Code ausgewertet werden muß, um den eingehenden 10B-Code zu dekodieren, ist eine große Zahl von Gattem, etwa in der Größenordnung von 100, und ein großer Teil der Siliziumfläche erforderlich.
Im folgenden wird ein Verfahren und eine Vorrichtung zum Vereinfachen der Schaltung zum Verifizieren der laufenden Ungleichheit und zum erheblichen Verringern der Zahl der Gatter und der Siliziumfläche, die für diese Funktionen erforderlich sind, beschrieben.
Des weiteren wird eine integrierte Schaltung beschrieben, die eine Zustandsvorrichtung verwendet, welche Zwischenlogiksignale an eine kombinatorische Logikschaltung liefert.
Die beschriebene Anordnung verringert den Energieverbrauch und die Siliziumfläche erheblich. Tabelle 1 5B/6B-Kodierung Tabelle 2 3B/4B-Kodierung Hinweis: K.x auf K.28 beschränkt K.y auf K.23, K.27, K.28, K.29, K.30 beschränkt

Kurzbeschreibung der Zeichnungen

Figur 1 ist ein allgemeines Blockschaltbild des Übertragungssystems.
Figur 2 ist eine schematische Darstellung eines Zustandsmaschinenblocksgemäß der Erfindung.
Figur 3 ist die Wahrheitstabelle für die Zustandsmaschine von Figur 2.
Figur 4 ist eine schematische Darstellung eines Zählers vom Johnson-Typ, der Zustandsvorrichtungsblöcke zum Liefern von Zwischenausgangssignalen an die kombinatorische Logik von Fig. 5 verwendet.
Figur 5 ist das Schaltbild der kombinatorischen des bevorzugten Ausführungsbeispiels der Erfindung.
Figur 6 ist die Wahrheitstabelle für die Schaltungen von Figur 4 und Figur 5.

Detaillierte Erfindungsbeschreibung

Gemäß der Darstellung in Figur 1 sendet ein Sender 1 serielle Daten, die als 8B/10B kodiert sind, mit hoher Datengeschwindigkeit über eine serielle Verbindungsleitung 3, beispielsweise eine optische Faser oder ein koaxiales Medium, an einen Empfänger 2. In dem Empfänger 2 muß die Schaltung zum Verifizieren der laufenden Ungleichheit sicherstellen, daß jedes Nibble oder Halbbyte, 5B/6B oder 3B/4B, der über die Verbindungsleitung 3 eingehenden seriellen 8B/10B-Daten die Ungleichheitsbedingung erfüllt, d.h., daß die Zahl der Einsen und Nullen entweder gleich oder um zwei verschieden ist, und daß die laufende Ungleichheit -1 oder +1 ist. Wenn diese beiden Bedingungen nicht erfüllt sind, muß die Ungleichheitsschaltung eine Ungleichheitsfehlerflagge (DSPERR) setzen.
Zum besseren Verständnis der Implementierung ist zunächst ein Verständnis der logischen Funktionsweise eines Abschnitts der Schaltung erforderlich. In Figur 2 ist eine solche Schaltung offenbart, die einen Multiplexer 20 (MUX) verwendet, der über die Verbindungsleitung 28 durch ein ODER-Gatter 29 mit einem Eingang D eines Flipflop 21 verbunden ist.
Der Ausgang Q des Flipflop 21 ist zurück zum MUX 20 über die Leitung 26 durch das ODER-Gatter 22 verbunden. Der Ausgang Q des Flipflop 21 ist mit dem MUX 20 über die Leitung 25 durch das ODER-Gatter 23 verbunden. Das ODER-Gatter 23 ist mit dem unteren Eingang des MUX 20 über den Invertierer 24verbunden und das ODER- Gatter 22 ist direkt mit dem oberen Eingang des MUX 20 verbunden. Der Eingang 27 ist mit einem zweiten Eingang sowohl des ODER-Gatters 22, als auch des ODER- Gatters 23 verbunden. Am Ende jedes Nibbles wird das FF21 durch einen High-Pegel am Rücksetzeingang 21 rückgesetzt. Eine logische Eins (high) auf der Wählleitung 30 des MUX 20 veranlaßt den MUX zur Ausgabe des logischen Pegels des oberen Eingangs vom ODER-Gatter 22 auf die Leitung 28. Eine logische Null auf der Wählleitung 30 wählt den unteren Eingang von dem ODER-Gatter 23 auf die Ausgangsleitung 28. Figur 3 ist die Wahrheitstabelle für die Schaltung der Figur 2. Die logische Gleichung, die diese Schaltung definiert, lautet wie folgt:
Nächster Q = [SELECT(INPUT.gegenwärtiger Q) + SELECT (INPUT + gegenwärtiger Q)] + Rücksetzen
Figur 4 offenbart eine schematische Darstellung eines Zählers vom Johnson-Typ, der die logische Einheit von Figur 2, die Zählerstufe A und zwei zusätzliche Zustandsvorrichtungsstufen, die Zählerstufen B und C, miteinander verbindet. Jede dieser Zählerstufen verwendet einen MUX, ein ODER-Gatter und ein Flipflop. Dieser Johnson- Zähler untersucht jedes Bit eines SERIN-Datennibbles, das auf der Leitung 27 eingeht, und die Zählerstufen B und C nehmen nur Daten aus der vorhergehenden Stufe an und gehen in den nächsten Zustand über, wenn SERIN "1" ist. Am Ende jedes Nibbles wird der Zustand der Zählerstufen A, B und C auf den Leitungen 26, 51 und 42 jeweils in den Flipflops 141, 142 und 143 beim Auftreten des Taktimpulses 55 zwischengespeichert und das letzte Bit des seriellen Datennibbles wird in dem Flipflop (LBSD) FF140 beim Auftreten des Nibbletaktimpulses 55 zwischengespeichert. Zu diesem Zeitpunkt wird jede Zählerstufe auf "1" für das nächste Nibble rückgesetzt. Das letzte Bit wird gespeichert, um die Unsicherheit von Wettlaufbedingungen in dem Zähler zu eliminieren. Diese vier Flipflops 140, 141, 142, 143 speichern des Zustand von LBSD und Zählerstufen A, B und C, die nachfolgend in der kombinatorischen Logikschaltung der Figur 5 ausgewertet werden, um die laufende Ungleichheit nach einem Nibble, "ADSP" genannt, und die Flagge "DSPERR" abzuleiten, die einen Ungleichheitsfehler anzeigt. Das Signal NBCLK 55 und das Signal BITCLK 54 werden in nicht dargestellten standardmäßigen Zeitgeberschaltungen abgeleitet. Der Nibble-Taktimpuls koinzidiert mit dem Beginn des ersten Bits im nächsten Nibble und ist eine Taktbit lang.
Die Logik/Wahrheitstabelle für die kombinatorische Logik von Figur 5 ist in Figur 6 dargestellt. Da, wie in Figur 5 gezeigt, die Ausgangsflipflops 21,42 und 48 der Zählerstufen in Figur 4 am Ende jedes Nibbles rückgesetzt werden, ist ihr Zustand "111", wenn in dem eingehenden Datenstrom vor dem letzten Bit keine "1" vorhanden war. Es sei darauf hingewiesen, daß diese Währheitstabelle ebenfalls berücksichtigt, welches Nibble ausgewertet wird, das 3B/4B- oder das 5B/6B-Nibble, welche den Eingangsleitungen 5B6BH,60 und 5B6BL,61 in Figur 5 entsprechen. In der Wahrheitstabelle der Figur 6 entspricht der erste Block o' dem Fall, daß die eingehenden Daten eine Einsen in dem Nibble enthalten. Es sei darauf hingewiesen, daß die Zählerzustandsflipflops A, B und C unverändert sind und den Zustand "1" aufweisen. Die nächste Spalte betrifft den Zustand des Flipflops zum Halten des letzten seriellen Bits im Datennibble und wird als "LBSD" bezeichnet. Die nächste Spalte gibt an, welche Art von Nibble ausgewertet wird und ist eine logische Eins, wenn das 5B/6B-Nibble ausgewertet wird. Die letzte Spalte PDSP steht für den vorhergehenden Wert der laufenden Ungleichheit. Die laufende Ungleichheit PDSP ist logisch Eins, wenn die laufende Ungleichheit +1 ist, oder logisch Null, wenn die laufende Ungleichheit -1 ist. Es ist wesentlich, festzustellen, daß im ersten Block, in dem die Zustände der Zähler A, B und C unverändert blieben, die Spalte DSPERR eine 1 enthält, was bedeutet, daß die Ungleichheitsbedingungen erfüllt sind, mit Ausnahme eines Falls, in dem das letzte Bit eine "1" ist, und das kleinere 3B/4B-Nibble ausgewertet wird und die laufende Ungleichheit zuvor hoch war. Dies entspricht einem 4-Bit-Code 0001, der ein zulässiger 4-Bit-Code ist, wenn die vorhergehende laufende Ungleichheit PDSP so hoch ist, wie aus der Tabelle 2 ersichtlich.
Das Signal DSPFT 91, das für "Ungleichheit danach" steht, wird im Flipflop 92 bei NBCLK zwischengespeichert. Das Ausgangssignal des Flipflop 92 wird an den Eingang PDSPH 62 und PDSPL 63 der kombinatorischen logischen ODER-Schaltung als sie vorhergehende Nibble-Ungleichheit gesendet. Die verbleibenden Eingangssignale der kombinatorischen ODER-Schaltung in Figur 5 sind die Ausgangssignale des Flipflops 141 des Zählers A, des Flipflops 142 des Zählers B und des Flipflops 143 des Zählers C auf den Leitungen 58-63.
In Kenntnis der zuvor genannten Lehren sind zahlreiche Modifizierungen der vorliegenden Erfindung möglich. Der Rahmen der Erfindung ist durch die nachfolgenden Patentansprüche definiert und nicht auf die hierin offenbarten Ausfühungsbeispiele beschränkt.

Claims

1. Hochgeschwindigkeits-Seriell-Binärdatenempfänger mit einer Schaltung zum Dekodieren gleichstromsymmetrischer kodierter Daten-Halbbytes und einer Schaltung zum Verifizieren laufender Ungleichheit und zum Kennzeichnen fehlerhafter Ungleichheitskodierungen der Halbbytes der kodierten Daten, dadurch gekennzeichnet, daß

die Schaltung zum Verifizieren laufender Ungleichheit und zum Kennzeichnen unrichtiger Ungleichheits-Halbbytes eine Zustandsmaschinenvorrichtung (20-55) mit mehreren Stufen (A, B, C) aufweist, wobei die Zustandsmaschinenvorrichtung die Zahl der Einsen und Nullen in jedem der Halbbytes zählt;

mehrere mit der Zustandsmaschinenvorrichtung gekoppelte Haltespeicher (141, 142, 143) zum Halten des Zustands jeder Stufe der Zustandsmaschine am Ende jedes Halbbytes vorgesehen sind; und

eine kombinatorische Logikeinrichtung (64-90) vorgesehen ist, die auf den gehaltenen Zustand der Stufen der Zustandsmaschine reagiert.

2. Schaltung nach Anspruch 1, bei der die Zustandsmaschinenvorrichtung ein Zähler vom Johnson-Typ ist.

3. Schaltung nach Anspruch 2, bei der der Zähler vom Johnson-Typ ein dreistufiger Zustandszähler ist, bei dem jede der Stufen einen mit einem Ausgangsregister gekoppelten MUX aufweist.

4. Schaltung nach Anspruch 3, bei der das Ausgangsregister ein rücksetzbarer Flipflop ist.

5. Schaltung nach Anspruch 4, mit einem Flipflop zum Halten des Zustands des letzten Bits jeder Folge in einem Daten-Halbbyte und bei der die kombinatorische Logikeinrichtung ebenfalls auf den gehaltenen Zustand des Flipflops reagiert, der angibt, ob das letzte Bit der ausgewerteten Folge in einem Daten-Halbbyte high oder low war.

6. Schaltung nach Anspruchs, bei der die kombinatorische Logik ebenfalls auf einen Halbbytetyp-Identifizierer, der angibt, ob das kodierte Halbbyte ein 5B/6B- oder 3B/4B-Paket ist, und auf die laufende Ungleichheit vor dem ausgewerteten Halbbyte reagiert.

7. Echtzeit-Verfahren zum Dekodieren gleichstromsymmetrischer kodierter Daten- Halbbytes serieller binärer Daten, mit den folgenden Schritten:

Durchführen von Messungen der laufenden Ungleichheit an den binären Daten und Kennzeichnen von Ungleichheitsfehlern in jedem Halbbyte;

Zählen der Einsen und Nullen in jedem der Halbbytes;

Halten des Ausgangszustands jeder Stufe der Zustandsmaschine am Ende jedes Halbbytes; und

Durchführen kombinatorischer Logikoperationen in Reaktion auf die gehaltenen Zustände der Mehrstufen-Zustandsmaschine, um die laufende Ungleichheit zu aktualisieren und, falls vorhanden, einen Ungleichheitsfehler zu kennzeichnen.

8. Verfahren nach Anspruch 7, bei dem die Mehrstufen-Zustandsmaschine ein Johnson- Zähler mit drei Stufen ist, und bei dem Einsen in dem Eingangsdatenstrom eine Veränderung des Zustands der ersten Stufe des Johnson-Zählers bewirken.

9. Verfahren nach Anspruch 8, bei dem die zweite und dritte Stufe des Mehrstufen- Zählers den Zustand der vorhergehenden Stufe nur beim Auftreten einer Eins im Eingangsdatenstrom annehmen.