DE69314196T2 - Verfahren und Gerät zur Sender-/Empfänger-Synchronisierung - Google Patents

Description

• Die vorliegende Erfindung betrifft Verfahren und Vorrichtungen zum Synchronisieren von Sendern und Empfängern, beispielsweise Verfahren und Vorrichtungen zum Steuern der Empfängerbytejustierung im Falle einer fälschlichen Synchronisierkodeübertragung.
• Es sind zahlreiche Hochgeschwindigkeitsdatenübertragungssysteme bekannt, die das unverwechselbare Kodieren gesendeter Daten verwenden, um Bytegrenzen auf einfache Art wiederherzustellen und der Gleichstrom-Ausgleich der kodierten Daten aufrechterhalten bleibt. Ein solches System ist als der 8B/10B-Kode bekannt, der in dem Artikel von Widmer et al. mit dem Titel "A DC Balanced Partitioned Black, 8B/10B Transmitter Code", IBM Journal of Research and Development. Bd. 27, 1983, S.440- 451 beschrieben ist.
• Wie in den genannten Artikel beschrieben, sind spezielle kodierte Zeichen für verschiedene Befehlszwecke vorgesehen, wobei die Zeichen von anderen gültigen kodierten Zeichen unterscheidbar sind, selbst wenn Bytegrenzen unrichtig ausgerichtet sind. Ein Hauptzweck solcher spezieller Zeichen ist die Synchronisierung zwischen Sender und Empfänger. Bei dem 8B/10B-System werden die speziellen Zeichen durch die gleichen Kodierregeln erzeugt, die für die Datenkodierung bezüglich der Disparität, der maximalen Lauflänge und der maximalen digitalen Summenabweichung verwendet werden. Eine erste Gruppe von acht der speziellen kodierten Zeichen wird als K28.X bezeichnet. Diese speziellen Zeichen können als von Daten verschieden erkannt werden, da gilt abcdei = 001111 oder 110000. Gültige Daten weisen den Fall c=d=e=i nicht auf.
• Durch die in den genannten Artikel angeführten 8B/10B-Regeln schafft der Kode drei Zeichen K28.1, K28.5 und K28.7, die als ein "Komma" aufweisend definiert sind. Komma ist als unverwechselbare digitale Sequenz definiert, die mit gleichrmäßiger Ausrichtung in bezug zu Bytegrenzen auftritt. Das bedeutet, daß, ohne vorliegenden Übertragungsfehler, die Kommasequenz nicht durch das fehlerhafte Ausrichten von gültigen Daten- oder Befehlskodes in Kombination mit anderen gültigen Kodes entstehen kann. Das binäre 10-Bit 0011111XXX hat diese Eigenschaft. Es sind verschiedene Kodes definiert, die diese Kommesequenz aufweisen. Die ANSI X3T9.3 Fibre Channel Standard Working Group hat einen solchen Kode ausgewählt, nämlich K28.5, und dessen Verwendung als das erste Byte aller Begrenzungen und Grundelemente festgelegt. Jede Begrenzung und jedes Grundelement ist als Vier-Byte- Gruppe definiert. Im Fibre Channel Standard ist es nicht zulässig, daß K28.5 von K28.1 oder K28.7 in irgend einer der geordneten Gruppen definierter Befehle gefolgt wird, welche beispielsweise Start offrame (SOF), End offrame (EOF) oder Grundelemente wie Idle (I) oder Receiver Ready (RRDY) sind.
• In Anbetracht der genannten Regeln verwendeten bekannte 8B/10B-Empfängersysteme die Erkennung eines einzelnen Kommas durch den Empfänger als ausreichende Bedingung zum Senden einer Resynchronisierflagge, um die Synchronisierung oder Resynchronisierung der Datenbytegrenzen im Empfänger zu initiieren.
• Zwar ist der K28.5-Kode unverwechselbar und kann durch einen gültigen informationsverkannten Kode nicht gebildet werden, jedoch kann beim Vorliegen von Übertragungsfehlem, beispielsweise 1 - oder 2-Bit-Fehlern, der K28.5 zufällig erzeugt werden, wobei dieses Byte nicht unbedingt einen erkennbaren Disparitätsfehler erzeugen würde. Bei existierenden 8B/10B-Dekodierem kann dieser Umstand zu einem Fehlausrichtung der Datenbytegrenzen und zu langen Folgen falscher Datenkodierungen führen.
• EP-A-0 236 017 offenbart ein bekanntes Verfahren zum Dekodieren digitaler Synchronisiersignale.
• Es wird ein Verfahren und eine Vorrichtung beschrieben, die eine Art Redundanzprüfung vorsehen, bevor eine Synchronisierung oder Resynchronisierung zugelassen wird.
• Es wird ein Verfahren und eine Vorrichtung zum Steuern der Empfängersynchronisierung oder -resynchronisierung beschrieben, die eine Synchronisierung nur nach dem Empfang mehrerer Synchronisierkodebytes, welche durch nicht mehr als eine vorbestimmte Anzahl von Bits voneinander getrennt sind, und unter der Bedingung zulassen, daß die Zahl der Trennbits ein genaues Vielfaches der Bytelänge ist.
• Es ist vorgesehen, die Zahl der Bytes zwischen einem ersten und einem zweiten Synchronisierbyte zu zählen und die Synchronisierung mit dem zweiten Synchronisierbyte nur zu erlauben, wenn weniger als 4 Bytes zwischen dem Dekodieren des Synehronisierbytes auftreten und wenn das Synchronisierbyte und das Endflaggenbyte zusammenfallen.
Kurzbeschreibung der Zeichnungen
• Fig. 1 ist ein schematisches Diagramm einer bevorzugten Verschiebeeinrichtung und eines "On-the-fly"-Dekodierers.
• Fig. 2 zeigt eine schematische Darstellung von Schaltungen zum Ausgeben eines bedingten RESYNCH-Befehls.
Detaillierte Beschreibung der Erfindung
• Zum Aufrechterhalten der Byteausrichtung und zum Dekodieren der korrekten, über eine serielle Verbindung übertragenen Symbole wird das Spezialzeichen-Sync-K28.5- Muster oder eine Ableitung daraus vom Sender gesendet und vorn Empfänger dekodiert, um die Bytegrenzen in Ausrichtung mit diesem rückzusetzen.
• Zwar gibt der Fibre Channel Standard an, daß die geordneten Setzbefehle sämtlich vier Bytes lang sein sollen, jedoch existieren andere Anwendungen, die keine Vier-Byte- Begrenzungen zwischen Datenpaketen verwenden. Es ist ferner erwünscht, daß die Resynchronisierung in einern Redundanztypmodus für die Fälle möglich ist, in denen der Fibre Channel Standard nicht greift. Die erfindungsgemäße Synchronisierung ist insbesondere auch für den Fall anwendbar, daß der Sender wiederholte mit einem Byte kodierte Synchronisierbefehlssignale sendet.
• Es existiert ferner ein weiterer Betriebsmodus, der als der 10B/12B-Modus bekannt ist, der in der gleichzeitig eingereichten Europäischen Patentanmeldung, Veröffentlichungsnummer EP-A-0 556 981, rnit dem Titel "Method and Apparatus for Transmitting and Receiving Code".
• Bei dem 10B/12B-Modus ist die Systemarchitektur derart modifiziert, daß sie 10-Bit- Rohdatenbytes verarbeiten und derartige Daten als 12-Bit-kodierte Daten kodieren kann. Der 5B/6B-Kode wird im 10B/12B-Modus verwendet, und in diesem Modus ist ein unverwechselbares 12-Bit Spezialzeichensychronisierbyte vorgesehen. Das Resynchronisierverfahren und die entsprechende Vorrichtung gemäß der vorliegenden Erfindung sind in särntlichen genannten Modi des Empfangsbetriebs verwendbar.
• Irn folgenden ist das Redundanzsynchronisiermuster der Erfindung derart definiert, daß es zu den zuvor beschriebenen Systemmodi paßt und ein Schutz gegen Verbindungsdatenverluste gegeben ist. Das Redundanzsynchronisiermuster ist ein K28.5, auf den entweder direkt oder nach n Datenbytes ein K28.5 folgt, wobei n eine ganze Zahl kleiner 4 ist. Die Daten am Dekodierereingang des Ernpfängers werden nach dem zweiten K28.5 ausgerichtet, vorausgesetzt, daß die Zahl der dazwischenliegenden Bytes kleiner las 4 ist, und vorausgesetzt, daß der K28.5 zur gleichen Zeit augetreten ist, wie eine Bytegrenze des ersten K28.5. Im 10B/12B-Modus ist das Synchronisiermuster der unverwechselbare K28.D/13/18, d.h. (-) 001111101100 (+) oder ALTERNATE, der im folgenden als "K28.*" bezeichnet wird. Die vier möglichen Redundanzsynehronisiermuster sind:
• Im 8B/10B-Modus beträgt die Byte-Länge 10 Bits und im 10B/12B-Modus beträgt die Byte-Länge 12 Bits.
• Der Empfänger empfängt kodierte NRZ-Serielldaten in einer Phasenregelkreisschaltung (PLL) und die Taktinformation wird unter Verwendung einer Phasenregelkreisschaltung (PLL) aus den kodierten Daten extrahiert. Die Taktrückgewinnung-PLL im Empfänger prüft jeden Übergang im eingehenden Serielldatenstrom und richtet ihren eigenen Bittakt mit den Datenübergangen aus. Alle Datenübertragungen und das Dekodieren im Empfänger sind synchron mit dem Bitttakt.
• Darüber hinaus wird, wie zuvor erwähnt, der eingehende Serielldatenstrom SERIN kontinuierlich von der Bytesynchronisierlogik überwacht, um korrekt ausgerichtete Bytegrenzen in allen Modi beizubehalten. Auf der linken Seite der Fig. 1 ist eine serielle Verschiebungseinrichtung mit Puffern 1 und 2 und Flipflops 3 bis 12 offenbart. Die seriellen kodierten Signale SERINH auf der Leitung 82 und SERINL sind mit dem Puffer 1 verbunden. Der Ausgang des Puffers 1 ist mit dem Puffer 2 verbunden. Zwischen dem Puffer 1 und dem Puffer 2 befinden sich Leitungen 91 und 92, die mit ODER-Gattern 41 bzw. 42 verbunden sind. Die Leitungen 91 und 92 umgehen eine Flipflop-Stufe und deren Ein-Bit-Verzögerung. Die Ausgänge des Puffers 2 sind mit dem Flipflop 3 verbunden und werden beim Auftreten von BITCLK eingetaktet. Die Flipflops 3-12 sind miteinander zum Verschieben der Daten bei jedem BITCLK gekoppelt. Die Ausgänge der sechs seriellen Schiebeeinrichtungen, die Flipflops 11 bis 6, sind mit dem Zwischenspeicher 90 des Dekodierers verbunden, der im gestrichelten Rechteck auf der unteren rechten Seite der Fig. 1 dargestellt ist. Der Zustand dieser Flipflops wird in die Zwischenspeicherflipflops durch das Signal NBLCLK, Halbbyte- Taktimpuls, eingetaktet. NBLCLK ist der Impuls, der die Bytegrenzen definiert und korrekt zeitgesteuert sein muß, wenn die Datenpakete zur korrekten Dekodierung im Empfänger aufbereitet werden sollen.
• Daher ist der Zweck des Synchronisierens des Empfängers mit dem Sender das korrekte Erstellen der Zeitgebung von NBLCLKH und NBLCLKL. Dies wird, im 8B/10B- Modus, durch das "On-the-fly"-Prüfen des eingehenden Datenstroms in einem kombinatorischen Dekodierer ermöglicht, der zum Dekodieren der Synchronisierbytekodes K28.5 (-) und K28.5 (+) ausgebildet ist. Der 8B/10B-Modus wird gewählt, wenn MODSELH auf der Leitung 87 low ist. Ist MODSELH high, wird der 10B/12B-Modus gewählt und der spezielle K28. D13/18 wird dekodiert.
• Erscheint die korrekte eingehende Kodesequenz in der Schiebeeinrichtung und werden die Ausgänge im letzten ODER-Gatter 43 kombiniert, wird FF45 beim nächsten BITCLK gesetzt. Nachdem FF45 gesetzt ist, werden FF46 und FF47 bei dem nächsten Paar von BITCLK-Impulsen gesetzt. Dies schafft eine Gruppe von drei Signalen, die um 1 Bittakt verzögert sind, und welche das Auftreten des Synchronisierbytes in den SERIN-Daten markieren. Das Signal PPSNBYTL 48 ist das früheste. PSYNBYTH 49 und PSYNBYTL 50 sind komplementäre Signale, die um eine BITCLK-Zeit früher auftreten als das zum Synchronisieren des Empfängers verwendete primäre Signal SYNBITL 51.
• Fig. 2 zeigt den verbleibenden Teil der Empfängerredundanzsynchronisierdekodierschaltung. Im Bereich innerhalb der gestrichelten Linien 100 in der unteren linken Ecke der Fig. 2 wird eine Um-10-Zähl-/UM-12-Zählschaltung verwendet. Ist MODSELH bw, wird der 8B/10B-Modus gewählt und der MUX 108 nimmt nur Daten aus dem oberen Port an, das mit dem ODER-Gatte 106 verbunden ist. Dies ergibt einen Ausgangsimpuls vom MUX 108 an FF 111, der alle 10 BITCLK-Impulse auftritt. Ist MODSELH high, wird der 10B/12B-Modus gewählt, und der Ausgang des MUX 108 an FF111 beträgt einen Impuls alle 12 BITCLK-Impulse.
• Der Rest der Schaltungen von Fig. 2 dient dem Anpassen der Ausgabe der Resynchronisiersteuerung auf der Leitung 151 an das Kriterium, daß zwei Synchronisierkodebytes empfangen wurden, die durch genau 0, 1, 2, oder 3 Bytes voneinander getrennt sind.
• In dem gestrichelten Bereich 101 befindet sich eine Bis-Vier-Zählschaltung, die immer dann einmal inkrementiert wird, wenn die Um-10-Zählschaltung (oder die Um-12- Zählschaltung) in dem gestrichelten Bereich 100 eine Zustandsveränderung des Flipflops 119 bewirkt. Angenommen der Bis-Vier-Zähler sei rückgesetzt worden und hat anschließend vier Eingänge an FF121 empfangen, wird das ENDH-Flipflop 127 high, wodurch das "T"-Zwischenspeicherflipflop 125 nach low geht, welcher Ausgang zum ODER-Gatter 115 zurückgeführt wird, und wenn gleichzeitig ein Synchronisierbyte, d.h. PPSYNBTL 156, an das ODER-Gatter 115 aufgetreten ist, gibt das Flipflop 116 ein SNEBH (Synchronisierbyte, jedoch kein Endbyte) an das ODER-Gatter 120 aus, dessen Ausgang das Rücksetzsignal für den Um-10-Zähl-Zähler 100 und den Um-Vier- Zähl-Zähler 101 ist.
• Der Resynchronisierbefehl 151 wird beim gleichzeitigen Auftreten (d.h. oder logischem UND) von SYNBYT und ENDBYT ausgegeben. In Fig. 2 ist dies als das äquivalente logische NOR von SYNBYTL 157 & ENDBYTL 152 wiedergegeben. Zu diesem Zeitpunkt wird das "T"-Flaggenflipflop 125 rückgesetzt (RSCH), wodurch die 10- und 4-Zähler rückgesetzt werden, so daß diese bereit sind, mit dem Zählen beim Auftreten der nächsten SYNBYT-Erkennung zu beginnen.
• Zusammenfassend kann der Betrieb der Schaltungen von Fig. 2 wie folgt dargestellt werden: das TL-Flipflop 125 wird durch PSYNBYTH 154 gesetzt, und das gleichzeitige Auftreten von SYNBYT und ENDBYT erzeugt ein RESYNC 151. Wenn mehr als vier Zyklen des 10-Zählers nach dem Setzen des TL-Flipflops auftreten, sendet der Vier-Zähler 101 einen Impuls ENDH aus, um den "T"-Zwischenspeicher rückzusetzen und den Zehn- sowie den Vier-Zähler rückzusetzen, wodurch eine Ausgabe eines RESYNCH-Impulses beim Empfang des nächsten SYNBYTL verhindert wird.
• Die Flagge RESYNCH 151 ist mit dem (nicht dargestellten) Halbbytetaktzähler gekoppelt und setzt den Halbbytetaklzähler derart zurück, daß das nächste Halbbyte im richtig ausgerichteten Zustand in den Dekodierer getaktet wird.
• Es sei darauf hingewiesen, daß die Erfindung durch Verwendungen und Ausführungsbeispiele realisiert werden kann, die von den Schaltungen des offenbarten Ausführungsbeispils verschieden sind. Es ist beabsichtigt, daß die Erfindung nicht auf das offenbarte Ausführungsbeispiel beschränkt werden soll, sondern in Zusammenhang mit den Patentansprüchen zu sehen ist.

Claims (11)

1. Verfahren zum Erzeugen eines Resynchronisiersteuersignals in einem Empfänger zum Initiieren der Bytejustierung zwischen einem Senderbyte und einem Empfängerbyte, mit den folgenden Schritten:

Senden mehrerer identischer Spezialzeichencodesynchronisierbytes (K28.5; K28.D) über eine Verbindungsleitung vom Sender zum Empfänger, wobei die Spezialzeichencodesynchronisierbytes durch n Bytes voneinander getrennt sind, und wobei n jede gewählte ganze Zahl gleich oder größer Null ist, und

Empfangen und Decodieren der Spezialzeichencodesynchronisierbytes (K28.5; K28.D) in dem Empfänger, gekennzeichnet durch:

Senden des Resynchronisiersignals an eine Bytejustierschaltung beim Decodieren sowohl eines ersten als auch eines zweiten identischen Spezialzeichencodesynchronisierbytes (K28.5; K28.D), vorausgesetzt, daß festgestellt wird, daß das erste und das zweite identische Spezialzeichencodesynchronisierbyte um weniger als einen vorbestimmten Zeitraum voneinander beabstandet sind.

2. Verfahren nach Anspruch 1, bei dem der vorbestimmte Zeitraum, der das erste und das zweite Spezialzeichencodesynchronisierbyte (K28.5; K28.D) voneinander trennt, durch Zählen der Anzahl der Bittaktimpulse oder der Zahl der zwischen dem ersten und dem zweiten Spezialzeichencodesynchronisierbyte auftretenden Bytes ermittelt wird, und ferner mit dem Schritt des Bewirkens, daß die Zahl der Bittaktimpulse genau gleich dem n-fachen der Zahl der Bits in den Bytes für den Betriebsmodus ist.

3. Verfahren nach Anspruch 2, bei dem der Schritt des Zählens aufweist:

Starten eines Zählers (100; 101) in Reaktion auf das erste Spezialzeichencodesynchronisierbyte;

Zählen im Zähler (100; 101) der Häufigkeit des Auftretens eines Impulses, der die Zahl der zwischen der Zeit des Empfangs des ersten und des zweiten Spezialzeichencodesynchronisierbytes durch den Empfänger empfangenen Codebytes angibt.

4. Verfahren nach Anspruch 3, bei dem der vorbestimmte zeitliche Abstand kürzer ist als die Zeitspanne von vier Bytes des Empfängerbittakts und bei dem der vorbestimmte zeitliche Abstand exakt 0, 1, 2 oder 3 Bytes beträgt.

5. Verfahren zum Erzeugen einer Resynchronisierbefehlsflagge zum Initiieren der Reynchronisierbytejustierung zwischen einem gesendeten Code und einem Empfänger, der nach dem Fibre Channel Standard ANSI X3T9.3 arbeitet, mit den folgenden Schritten:

Senden codierter digitaler Daten, einschließlich mehrerer getrennter Spezialzeichensynchronisiercodes (K28.5; K28.D), wobei die Spezialzeichensynchronisiercodes durch wenigstens drei Bytes eines anderen Codes voneinander getrennt sind, und

Decodieren der gesendeten codierten digitalen Daten in einem Empfänger; gekennzeichnet durch:

Starten eines Zählers (100; 101) in dem Empfänger in Reaktion auf den Empfang eines ersten Spezialzeichensynchronisiercodes;

Zählen der Anzahl der Bytes in dem Zähler (100; 101), und

Ausgeben der Resynchronisierbefehlsflagge (RESYNCH 151), wenn der zweite Spezialzeichensynchronisiercode empfangen wird, bevor der Zähler das Auftreten von vier Bytes angezeigt hat.

6. Verfahren zum Steuern der Empfänger/Sender-Synchronisierung, wobei der Empfänger seine Bytegrenzen nach dem Empfang und in Reaktion auf einen Resynchronisiercode justiert, gekennzeichnet durch die folgenden Schritte:

Dekodieren vorn Empfänger empfangener digitaler Daten durch kombinatorische "On- the-fly"-Logikschaltungen, die nach den spezifizierten Resynchronisiercodes suchen,

Resynchronisieren des Empfängers auf den spezifizierten Resynchronisiercode erst nachdem zwei der spezifizierten Resynchronisiercodes empfangen wurden, wobei diese beiden spezifizierten Resynchronisiercodes weniger als eine bestimmte Anzahl von Bytes voneinander beabstandet sind.

7. Verfahren nach Anspruch 6, bei dem die bestimmte Anzahl der den Abstand bildenden Bytes kleiner als vier ist.

8. Empfängerresynchronisierschaltung, die auf den "On-the-fly"-Dekodierer reagiert, mit:

einer auf ein den Empfang des ersten und zweiten Synchronisierbytes (K28.5; 28.D) anzeigende Flagge des "On-the-fly"-Dekodierers reagierenden Zählereinrichtung (100; 101) zum Zählen von Bits oder Bytes, die zwischen den den Empfang des ersten und des zweiten Synchronisierbytes anzeigenden Flaggen empfangen wurden; und gekennzeichnet durch

eine Einrichtung zum Auswerten der von der Zählereinrichtung gezählten Zahl der Bits oder Bytes und zum Ausgeben einer Resynchronisierbefehlsflagge (RESYNCH 151), wenn die gezählte Zahl der Bits oder Bytes kleiner als eine vorbestimmte Anzahl ist.

9. Schaltung nach Anspruch 8, bei der die vorbestimmte Zahl vier ist.

10. Schaltung nach Anspruch 9, bei der der Zähler (101) einen 4:1-Zähler aufweist, der rückgesetzt wird, wenn der Empfang der den Empfang des zweiten Synchronisierbytes anzeigenden Flagge über ein ganzzahliges Vielfaches von Bytezeiten nach der den Empfang des ersten Synchronisierbytes anzeigenden Flagge nicht aufgetreten ist.

11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Spezialzeichencodesynchronisierbyte K28.5 oder K28.D 13/18 ist.