DE69022306T2

DE69022306T2 - Taktrückgewinnung für ein serielles Datenkommunikationssystem.

Info

Publication number: DE69022306T2
Application number: DE69022306T
Authority: DE
Inventors: David C Davies; Donald G Vonada
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1989-06-28
Filing date: 1990-06-28
Publication date: 1996-05-09
Anticipated expiration: 2010-06-29
Also published as: EP0405968B1; DE69022306D1; CA2019990A1; ATE127983T1; US4972161A; EP0405968A1; JPH03131138A

Description

Hintergrund der Erfindung

Diese Erfindung betrifft Datenkommunikationssysteme, insbesondere ein Verfahren und eine Vorrichtung für ein serielles Datenübertragungssystem.
In den US-Patenten 4 777 595, 4 560 985 und 4 490 785 sowie in den parallelen, am 16. Oktober 1987 eingereichten Anmeldungen mit den Nummern 109 503, 110 009 und 110 513, die alle auf die diesseitige Inhaberin Digital Equipment Corporation übertragen sind, sind Computerverbindungssysteme des Typs gezeigt, die einen Paketdatentransfer unter Verwendung serieller Leitungen einsetzen. Diese Arten von Computerverbindungssystemen wurden kommerziell für Prozessoren und Großspeichereinheiten der VAX-Architektur verwendet und stellen vielseitig verwendbare Systeme hoher Leistungsfähigkeit und Zuverlässigkeit dar. Weitere kommerziell erhältliche Kommunikationsnetzwerke sind beispielsweise das sogenannte Ethernet-System, das im Metcalfe et al. erteilten US- Patent 4 063 220 offenbart ist, und das Tokenringsystem, wie der Standard IEEE 802.5 und der Standard FDDI (fibre distributed data interface). Jedes dieser Kommunikationssysteme oder lokalen Netzwerksysteme verwendet eine serielle Datenübertragung.
In den meisten lokalen Netzwerksystemen werden die seriellen Daten unter Verwendung einer Nicht-Zu-Null-Rückkehr-Konvention bzw. not-return-to-zero (NRZ) convention, wie beispielsweise der Manchester-Codierung, übertragen. Die Daten und der Takt sind in dem gleichen Signal enthalten, so daß beim Empfänger der Takt zurückgewonnen werden muß, bevor die einlaufenden Daten interpretiert werden können. Ein lokaler Takt wird in Frequenz- und Phasensynchronisation mit dem in dem Datenstrom eingebetteten Takt erzeugt und dieser lokale Takt wird dann dazu verwendet, die Daten aus den einlaufenden Signalen zu gewinnen. Ein Beispiel eines Decodierers zum Rückgewinnen von Daten und des Takts aus einem selbstgetakteten codierten Signal, wie beispielsweise eines Manchester-codierten Signals, ist in dem US-Patent 4 450 572 von Steward offenbart, das auf Digital Equipment Corporation übertragen wurde.
Ein in einigen Netzwerken benutztes Codierverfahren verwendet eine NRZl-Konvention, bei der ein Übergang (Null-auf-Eins oder Eins-auf-Null) eine "Eins" angibt und die Abwesenheit eines Übergangs eine Null angibt. Faseroptiksysteme, die den FDDI-Standard verwenden, benutzen in der Regel diese Konvention. Da ein String von Nullen ein codiertes Signal ohne Übergänge erzeugt, ist die Aufgabe der Rückgewinnung des Taktes aus diesem Signal sehr viel schwieriger im Vergleich zu einem System, das Manchester-Codierung verwendet, wo zumindest ein Übergang für jedes Bit auftritt, unabhängig davon, ob es eine Eins oder eine Null ist. Gewöhnlich wird dafür gesorgt, daß eine "Eins" jeweils nach einer festgelegten Anzahl von Bits übertragen wird, so daß ein Takt zurückgewonnen werden kann, aber die Schwierigkeit beim Erzeugen eines Taktes ist offensichtlich, wenn das Auftreten eines Übergangs zum Synchronisieren des lokalen Taktes sporadisch ist.
Die US-A-4 592 007 stellt den nächstkommenden Stand der Technik dar, und offenbart die in dem Oberbegriff der unabhängigen Ansprüche genannten Merkmale. Gemäß der vorliegenden Erfindung umfaßt ein Verfahren zur Rückgewinnung eines Taktes aus einem seriellen Datensignal die in dem Kennzeichen des Anspruchs 1 genannten Merkmale. Gemäß einem weiteren Aspekt der Erfindung umfaßt die Vorrichtung zur Rückgewinnung eines Taktes aus einem seriellen Datensignal die in dem Kennzeichen des Anspruchs 6 genannten Merkmale.
In der bevorzugten Ausführungsform verwendet ein serielles Datenkommunikationssystem einen eingebetteten Takt, der durch inkrementelles Steuern der Frequenz (und somit Phase) eines spannungsgesteuerten Oszillators in Abhängigkeit von dem Phasenunterschied zwischen dem einlaufenden Datensignal und dem Taktoszillatorausgangssignal aus einem Datensignal zurückgewonnen wird. Ein Übergang des Datensignals wird erfaßt und dazu verwendet, einen Steuerimpuls einzuleiten, der bei dem nächsten Übergang in dem Taktoszillatorausgangssignal beendet wird. Auch ein Referenzimpuls wird erzeugt, dessen Breite in etwa halb so groß wie ein Taktzyklus ist. Diese Impulse werden dazu verwendet, die Spannungssteuerung für den Oszillator zu erzeugen, so daß das Phasenverhältnis variiert, um ein Gleichgewicht anzustreben, wenn die Impulse die gleiche Breite aufweisen und die Übergänge des Taktes am Mittelpunkt von Potentialübergängen des Datensignals sind. Die Steuerung kann relativ lange Perioden tolerieren, während denen kein Übergang des Datensignals stattfindet. Die Steuerschaltung enthält einen Zähler zum Zählen von Übergängen des Taktes, um den Beginn eines weiteren Erfassungsvorgangs zu blockieren, bis die Vergleichsschaltung bereit ist, ihn zu akzeptieren.

Kurze Beschreibung der Zeichnungen

Die für die Erfindung als charakteristisch angesehenen neuen Merkmale sind in den beiliegenden Ansprüchen angegeben. Die Erfindung selbst sowie deren Vorteile und weitere Merkmale gehen aus der nachstehend angegebenen Beschreibung einer speziellen Ausführungsform in Verbindung mit den Zeichnungen hervor, wobei:
Fig. 1 ein elektrisches Blockdiagramm eines Datenkommunikationssystems ist, das Merkmale der Erfindung verwenden kann;
Fig. 2 ein Diagramm eines Paketformats ist, das in dem Computerverbindungssystem von Fig. 1 verwendet werden kann;
Fig. 3 ein Zeitabfolgediagramm der Spannung gegen die Zeit für die Codierung von Daten ist, wie sie in einer Ausführungsform der Erfindung verwendet wird;
Fig. 4 ein elektrisches Blockdiagramm eines Kommunikationsadapters ist, der in dem System von Fig. 3 verwendet werden kann;
Fig. 5 ein elektrisches schematisches Diagramm eines Phasendetektors und einer Steuerschaltung für einen VCO ist, die in dem Adapter in dem Computerverbindungssystem von Fig. 1 verwendet werden;
Fig. 6a bis 6e Zeitabfolgediagramme von Ereignissen gegen die Zeit für Spannungskurven sind, die in der Schaltung von Fig. 5 auftreten, wenn die Phase des Oszillators derjenigen der einlaufenden Daten vorauseilt; und
Fig. 7a bis 7i Zeitabfolgediagramme von Ereignissen gegen die Zeit für Spannungskurven sind, die in der Schaltung von Fig. 5 auftreten, wenn die Phase des Oszillators derjenigen der einlaufenden Daten nacheilt.

Ausführliche Beschreibung der speziellen Ausführungsformen

In Fig. 1 ist ein Datenkommunikationssystem des Pakettyps unter Verwendung von seriellen Leitungen zum Übertragen und/oder Empfangen gezeigt das Merkmale der Erfindung beinhaltet und gemäß einer Ausführungsform eine Anzahl von CPUs 10 oder ähnlichen prozessorartigen Vorrichtungen umfaßt die Nachrichten erzeugen und empfangen können. Die Knoten oder CPUs 10 könnten Platten- bzw. Diskcontroller, Hochgeschwindigkeitsdruckvorrichtungen oder weitere derartige Einrichtungen sowie Hochleistungsdatenprozessoren sein. Jeder der CPUs 10 ist über einen Systembus 12 mit einem Kommunikationsadapter 11 verbunden. Wenn die CPUs 10 den VAX-Architekturstandard verwenden können die Busse 12 beispielsweise den gleichen 64-Bit-gemultiplexten Adreß/Datenbus und Steuerbus umfassen, den die VAX-CPU für den Zugriff auf den Hauptspeicher und andere derartige lokale Einrichtungen verwendet. In einem Computerverbindungssystem dieser Art kann eine große Anzahl dieser CPUs 10, mehrere Hundert oder sogar mehrere Tausend, vorhanden sein, wobei der Einfachheit halber nur drei gezeigt sind. In einer beispielhaften Ausführungsform ist jeder der Kommunikationsadapter 11 mit einer ein serielles Verbindungsglied enthaltenden Kommunikationsleitung verbunden, wobei das serielle Verbindungsglied eine serielle Empfangsleitung 13 und eine serielle Übertragungsleitung 14 umfaßt. Alle seriellen Verbindungsglieder sind mit einem Zentralverteiler (central hub) oder Verteilerknoten 15 verbunden. Der Zentralverteiler 15 kann eine aktive Verbindungsvorrichtung sein, wobei dann der Zentralverteiler als Crossbar- bzw. Kreuzschienenwähler funktioniert und eine direkte Verbindung zwischen einem ganz bestimmten Adapter der Adapter 11 und einem weiteren herstellt, wie es durch eine Adresse in dem auf einem der seriellen Verbindungsglieder übertragenen Nachrichtenpaket angefordert wird. Der Zentralverteiler 15 kann wahlweise eine passive Vorrichtung sein, die lediglich alle Knoten mit einem gemeinsamen Bus verbindet, wobei dann das Netzwerk nach einem Kollisionserfassungs-Vielfachzugriffsprinzip (collision-sense, multiple-access (CSMA) principle) arbeitet. In einer weiteren Ausführnngsform verbindet der Zentralverteiler 15 alle Knoten in einem geschlossenen Ring, so daß das Netzwerk als Tokenringsystem arbeitet; jede Übertragungsleitung 14 ist mit der Empfangsleitung 13 des benachbarten Knotens verbunden, so daß sich jedes von einem Knoten gesendete Paket längs des Rings bewegt, bis es den Bestimmungsknoten erreicht.
Das Format der in den seriellen Verbindungsgliedern 13 und 14 in dem System von Fig. 1 übertragenen und empfangenen Nachrichtenpakete 20 ist in Fig. 2 gezeigt. Das Paket 20 enthält einen Synchronisationsabschnitt 21, einen Headerund Informationsabschnitt 22 und einen Trailer 23. Der Synchronisationsabschnitt 21 und der Trailer 23 werden von dem Kommunikationsadapter 11 hinzugefugt, während das Header- und Informationspaket 22 in dem Host-Computer oder CPU 10 fur einen Knoten erzeugt wird. Der Header und Informationsabschnitt 22 umfaßt eine ganzzahlige Anzahl von Bytes und ist in der Lange variabel von einigen wenigen bis zu mehreren Tausend in einer beispielhaften Aus fuhrungsform. Jedes Byte des Pakets 20 wird bitweise seriell in den Leitungen 13 und 14 unter Verwendung einer vorstehend beschriebenen Codierungsmethode empfangen und übertragen. Die Übertragungsrate in einem seriellen Verbindungsglied beträgt beispielsweise 1 bis 4 MBit/s bei Low-end-Ethernet oder Tokenringsystemen, die verdrillte Doppelleitungsverkabelungen verwenden, und bis zu 70 MBit/s oder mehr für Computerverbindungssysteme vom Typ DEC-Net, die eine Faseroptikverbindung verwenden. Der Synchronisationsabschnitt 21 enthält eine Anzahl von Bit-Synchronisations-Zeichen bzw. bit-sync characters (beispielsweise 55hex) gefolgt von einer Zeichensynchronisation bzw. character sync (beispielsweise 96hex) sowie Funktionen, die es gestatten, daß der empfangende Adapter 11 den Beginn einer ankommenden Nachricht erkennt und einen Takt wiederherstellt, der an den Bit- und Zeichengrenzen synchronisiert wurde. Vor dem Trailer 23 befindet sich ein CRC-Feld, das von dem Quellknoten erzeugt wird und von dem Empfängerknoten dazu benutzt wird, eine Funktion aller Bits in dem Header- und Informationsabschnitt 22 zu berechnen, um die Vollständigkeit der empfangenen Daten zu überprüfen. Der Trailer 23 enthält eine Anzahl von Trailerzeichen, die lediglich dazu dienen, das Ende eines Nachrichtenpakets zu bezeichnen. Die Pakete 20 werden asynchron auf dem seriellen Verbindungsglied übertragen und sind durch Intervalle voneinander getrennt, während denen kein Signal auf dem seriellen Verbindungsglied vorhanden ist.
Das Paket 20 von Fig. 2 ist einem Protokoll entsprechend definiert, das für die jeweils eingesetzte Art von Kommunikationsnetzwerk spezifiziert ist. In einer typischen Ausführungsform enthält der Header- und Informationsabschnitt 22 des Pakets 20 ein Typen- oder Steuerfeld 24, das spezifiziert, welche Art von Nachricht gerade übertragen wird, gefolgt von einem Längenfeld 25, das die Länge der Nachricht als eine Anzahl von Bytes ausgedrückt spezifiziert. Ein Adreßfeld 26 spezifiziert die Zieladresse, an die die CPU 10 (des Quellknotens) die Daten zu schicken wünscht. Die Quelladresse (die Adresse des die Daten absendenden Knotens) ist in einem Feld 27 enthalten. Diese Adressen können je nach der verwendeten Software absolute Adressen oder Pseudonyme sein. Die Größe des Adreßfelds bestimmt die Anzahl von Knoten, die einzeln in einem Netzwerk adressiert werden können; ein Ein-Byte-Adreßfeld kann 256 Knoten adressieren. Diese Felder 24 bis 27 bilden den "Header" des Pakets. Nach den Adressen in dem Paket 20 folgt das Datenfeld 28, das eine Länge von null bis mehrere tausend Bytes haben kann. Das CRC-Feld 29 folgt dem Datenfeld 28 und ist eine aus all den Feldern 24 bis 28 berechnete Funktion. Ein Bestätigungspaket weist das gleiche Format auf wie das Paket 20 von Fig. 2, es weist jedoch ein Datenfeld 28 mit der Länge null auf, und es besitzt kein Längenfeld 25; das Typenfeld 24 eines Bestätigungspakets besitzt einen bestimmten Code für eine positive Bestätigung und einen anderen Code für eine negative Bestätigung.
Das zum Transportieren der Datenpakete 20 längs der seriellen Verbindungsglieder gemäß Fig. 1 verwendete Medium können Paare von koaxialen Leitungen 13 und 14 sein. Das heißt, zwei koaxiale Kabel sind an jeden Knoten angeschlossen. Es ist jedoch klar, daß andere Medien wie Faseroptik oder verdrillte Doppelleitungsverkabelung stattdessen verwendet werden könnten. Es ist ebenfalls klar, daß anstatt der Verwendung von separaten Empfangs- und Übertragungskabeln 13 und 14 ein einziges Übertragungs-/Empfangskabel oder -bus verwendet werden kann. Das Netzwerk kann außerdem Brücken zu anderen Netzwerken aufweisen und an dem Zentralverteiler 15 andere Verbindungsvorrichtungen als den genannten Kreuzschienenwähler verwenden.
Gemäß Fig. 3 verwendet das in der seriellen Datenübertragung der Pakete 20 von Fig. 2 verwendete codierte Signal einen NRZl-Code, der für eine logische "1" aus einem Übergang (Null-auf-Eins oder Eins-auf-Null) oder für eine logische "0" aus keinem Übergang besteht. Somit erzeugt ein gemäß Fig. 3 aus "111000" bestehendes binäres Dateneingangssignal 30 ein codiertes Signal 31 mit Übergängen 32 für jedes "1 "-Bit und keine Änderung in dem Signal, wenn die logischen "0"en auftreten. Die Bit-Rate des codierten Signals 31 ist durch die Taktperioden 33 angegeben, und es ist ersichtlich, daß die Übergänge 32 in der Mitte einer Taktperiode 33 auftreten. Im Gegensatz zur Manchester-Codierung, bei der zumindest ein Übergang während jeder Taktperiode auftritt, ist ersichtlich, daß es viele Taktperioden geben kann, bei denen kein Übergang vorkommt, wenn dieser NRZI-Code verwendet wird. Um die Zuverlässigkeit der Taktrückgewinnung zu erhöhen, eliminieren die in der Paketübertragung in dem System von Fig. 1 verwendeten Codes alle Codewerte, die mehr als eine gegebene Anzahl von aufeinanderfolgenden Nullen aufweisen, da Nullen keinen Übergang erzeugen. 5-Bit- Codes wie "10000" und "00000" werden beispielsweise nicht zum Erstellen der Codetabelle verwendet, während alle Codewerte wie "10100", "10001", usw. gültig sind.
Unter Bezugnahme auf Fig. 4 wird der Aufbau des Adapters 11 in einem der Knoten 10 von Fig. 1 ausführlicher dargestellt. Die Empfangsdatenleitung 13 ist mit einem Decodierer 35 verbunden, der den in den seriellen Verbindungsgliedern verwendeten NRZI-Code in einen Standardbinärcode umwandelt, und dieser Binärcode wird durch Takten der Daten in ein Schieberegister 36 von seriell in parallel umgewandelt. Das Schieberegister wird jedesmal, wenn es voll ist, in einen Pufferspeicher 37 geladen, und dieser Puffer 37 wird dazu verwendet, den Übergang zu dem lokalen Takt zu vollziehen; dann wird der Puffer 37 über ein Businterface 38 in den Host-Computer 10 entladen (asynchron bezüglich des Takts des Signals auf der Empfangsdatenleitung 13). Der zum Codieren des auf Leitung 13 einlaufenden Signals verwendete Takt muß zurückgewonnen werden, um das Signal zu decodieren, und zu diesem Zweck werden die einlaufenden Daten durch die Leitung 40 in eine Taktsteuerschaltung 41 eingegeben, die gemäß einer Ausführungsform der Erfindung aufgebaut ist. Diese Taktsteuerschaltung 41 steuert den Betrieb eines spannungsgesteuerten Oszillators 42, und ein Ausgangssignal 43 dieses Oszillators 42 ist der lokale Takt, der zum Betrieb des Decodierers 35 und des Schieberegisters 36 verwendet wird. Die auslaufenden Pakete auf der Übertragungsleitung 14 durchlaufen eine Umwandlung, die das Umgekehrte der Behandlung der empfangenen Signale darstellt; Datenpakete von dem Host-Computer 10 werden in einem Speicher 44 gepuffert, in einen Parallel-Serien-Wandler 45 (einem Schieberegister) in serielle Daten umgewandelt und in einem Codewandler 46 von Binärcode in einen dann auf die Ausgangsleitung 14 gegebenen NRZI-Code umgewandelt. Die übertragenen Signale werden von einem lokalen Takt 47 getaktet, von dem ein Ausgangssignal 48 zu den Wandlern 45 und 46 geliefert wird; dieser lokale Takt weist die gleiche Nennfrequenz wie der Taktoszillator 42 auf, ist jedoch nicht damit phasen- oder frequenzsynchronisiert. Der lokale Takt 47 wird auch als Takt für einen Mikroprozessor 39 verwendet, der als lokaler Prozessor zum Steuern des Betriebs der Puffer 37 und 44 sowie des Interface 38 eingesetzt wird und in Abhängigkeit von den Systemanforderungen aus dem Systemtakt des Host-Computers 10 abgezweigt werden kann.
Die zum Steuern der Phase des spannungsgesteuerten Oszillators (VCO) 42 verwendete Taktsteuerschaltung 41 ist detailliert in Fig. 5 dargestellt. In den Fig. 6a bis 6i und 7a bis 7i sind die Spannungskurven dargestellt, die in der Schaltung von Fig. 5 auftreten.
Am Beginn der logischen Sequenz sind alle Flip-Flops in negiertem Zustand. Das einlaufende Datensignal von Fig. 6a wird zuerst in einen Flankendetektor 50 von Fig. 5 eingespeist, der aus einer Exklusiv-ODER-Schaltung 51 und einer Verzögerungsstufe 52 (hier unter Verwendung eines halben ODER-Gatters, da die Schaltung aus Logik aufgebaut ist, die in einem Gate-Array bereitgestellt wird) bestehen kann. Das Ausgangssignal 53 des Flankendetektors 50 ist, wie aus Fig. 6b ersichtlich, ein schmaler Impuls, der bei jedem Übergang 32 des Signals auftritt. Dieses Ausgangssignal 53 wird auf einen Eingang einer Flip-Flop-Schaltung 54 gegeben und verursacht das Setzen von START. Das START-Flip-Flop enthält bzw. speichert die Bedingung, daß ein Datenübergang auftrat, und führt die folgenden Funktionen aus: es liefert das L-auf-H- bzw. UP-Signal zu dem VCO 42; es bewirkt, daß das BLOCKlEREN-Flip-Flop 59 auf die nächste festgesetzte Bedingung des VCO 42 gesetzt wird; und es erzwingt die Negation des ENDE- Flip-Flops 66. Das BLOCKlEREN-Flip-Flop 59 wird dazu verwendet, die Zeitabfolge der Daten mit dem VCO 42 zu vergleichen, und es steuert das Verhältnis der Zeit von UP zu DOWN, die durch die spannungsgesteuerte Stromquelle 42a und das passive Filter 42b an den VCO 42 angelegt wird. Beim Empfang eines DATEN-Signals wird START gesetzt und leitet das UP-Signal durch das UND- Gatter 56 der spannungsgesteuerten Stromquelle 42a ein. Wenn das VCO-Ausgangssignal 43 gesetzt wird, wird das BLOCKIEREN-Flip-Flop 59 gesetzt. Dies stoppt das UP-Signal, leitet das DOWN-Signal durch das UND-Gatter 64 zu der spannungsgesteuerten Stromquelle 42a ein und negiert das START-Flip-Flop 54. Das Setzen des Flip-Flops 59 bewirkt auch das Setzen des ENDE-Flip-Flops 66, und bei der Negation des VCO-Ausgangssignals 43 wird das ENDE-Flip-Flop 66 gesetzt und stoppt das DOWN-Signal zu der spannungsgesteuerten Stromquelle 42a. Das passive Filter 42b glättet die Stromfluktuationen von der spannungsgesteuerten Stromquelle 42a, bevor es diese an den VCO 42 schickt.
Der "down"-lmpuls von Fig. 61 weist somit immer eine im wesentlichen feststehende Breite auf, in etwa einen halben Zyklus des Oszillatorausgangssignals, da der "down"-Impuls von der Anstiegsflanke des Oszillatorausgangssignals eingeleitet wird und von der abfallenden Flanke des Taktoszillatorsignals beendet wird. Der "up"-Impuls variiert in Abhängigkeit von dem Phasenverhältnis zwischen dem Datensignal von Fig. 6a und dem Oszillatorsignal von Fig. 6c in der Breite und ist in etwa gleich der Periode von einem Datenübergang zu einer Anstiegsflanke des Oszillatorausgangssignals. Die Steuerschaltung versucht, einen Gleichgewichtspunkt herzustellen, wobei die "up" und "down"-Impulse eine gleiche Breite aufweisen. Diese Impulse steuern die Phase des Oszillators 42; ein "up"-Impuls erhöht die Frequenz des Oszillators 42, so daß die Phase in den Figuren sich nach links bewegt, d.h. die Anstiegsflanke tritt früher auf. Der "down"-Impuls erniedrigt dementsprechend die Oszillatorfrequenz und verzögert die nächste Anstiegsflanke, so daß, wenn der "down"-Impuls breiter als der "up"- Impuls ist, eine Tendenz darin besteht, die Anstiegsflanke des Oszillatorsignals zu verzögern und somit den "up"-Impuls hinauszuzögern.
In den Fig. 7a bis 7i ist ein Zustand gezeigt, bei dem der Oszillator hinter den Daten herhinkt, d.h., die Oszillatorfrequenz ist zu langsam, und die Anstiegsflanke des Oszillatorausgangssignals von Fig. 7c tritt erst nach einer längeren Verzögerung nach dem Übergang des Datensignals von Fig. 7a auf. In diesem Fall wird die erste Abstiegsflanke des Oszillatorausgangssignals nach dem Datenübergang ignoriert, und das Ergebnis besteht darin, daß das "start"-Signal länger ist, das "blockieren"-Signal kürzer ist und der "up"-Impuls von Fig. 7h breiter als der "down"-Impuls von Fig. 7 ist, so daß die Oszillatorfrequenz dazu neigt anzusteigen und wiederum den Gleichgewichtspunkt anstrebt, bei dem die "up"- und "down"-Impulse die gleiche Breite aufweisen.
Ein Satz von vier J-K-Flip-Flops 71, 72, 73 und 74 von Fig. 5 zählt bis drei und setzt die Phasendetektorschaltung nach dem dritten Oszillatorübergang nach einem Datenübergang auf null zurück. Die Anstiegsflanke des Taktoszillatorausgangs 43 erzeugt über einen Puffer 76 ein Eingangssignal 77 an jedem der Flip- Flops 73 und 74, und die Abstiegsflanke erzeugt ein Eingangssignal 75 an jedem der Flip-Flops 71 und 72. Das "start"-Signal 55 wird an die J-Eingänge 78 jedes der Flip-Flops 72 und 74 angelegt, so daß der Bis-Drei-Zähl-Zyklus beginnt, wenn ein Datenübergang einen Phasendetektionszyklus beginnt. Nach drei Übergängen des Taktoszillators erzeugt das Gatter 79 auf einer Leitung 80 ein "Dritte-Flanke"-Ausgangssignal, wie in den Fig. 6g oder 7g gezeigt ist. Dieses Ausgangssignal auf der Leitung 80 wird dazu verwendet, den "blockieren"-Impuls von Fig. 6e zurückzusetzen, und es wird auch dazu benutzt alle Flip-Flops 71 bis 74 zurückzusetzen. Nach ihrem Zurücksetzen schalten die Flip-Flops 71 bis 74 solange nicht hin und her, bis ein "start"-Impuls auf der Leitung 55 auftritt, nach dem die ersten zwei Ubergänge die Flip-Flops 72 und 74 schalten, die Ausgangssignale 81 und 82 an das Gatter 79 und zuruck zu den Flip-Flops 71 und 73 liefern, so daß der nachste Ubergang einen von diesen schaltet, um ein Q- Ausgangssignal 83 oder 84 an das Gatter 85 und somit den anderen Eingang des Gatters 79 zu liefern.
Obwohl diese Erfindung unter Bezug auf eine spezielle Ausführungsform beschrieben wurde, ist diese Beschreibung nicht in beschränkender Weise auszulegen. Verschiedene Modifizierungen der offenbarten Ausführungsform sowie weitere Ausführungsformen der Erfindung ergeben sich für den Fachmann aus dieser Beschreibung.

Claims

1. Verfahren zur Rückgewinnung eines Taktes aus einem seriellen Datensignal, das folgende Schritte umfaßt:

a) Erzeugen eines phasensteuerbaren Taktausgangssignals; und

b) Erfassen eines Übergangs des Datensignals und Einleiten eines Steuerimpulses als Antwort darauf;

wobei das Verfahren gekennzeichnet ist durch:

c) Erfassen eines Übergangs des Taktausgangssignals und Beenden des Steuerimpulses als Antwort darauf; und

d) Variieren des Taktausgangssignals als Antwort auf die Breite des Steuerimpulses, um dadurch das Taktausgangssignal in ein ausgewähltes Phasenverhältnis zu Übergängen des Datensignals zu bringen.

2. Verfahren nach Anspruch 1, das den Schritt umfaßt, einen Referenzimpuls zu erzeugen, der bei dem Übergang des Taktausgangssignals beginnt und bei dem nächsten Übergang des Taktausgangssignals endet, wobei der Schritt des Variierens unter Bezug auf den Referenzimpuls erfolgt; und das den Schritt umfaßt, Steuerimpulse und Referenzimpulse über eine Anzahl von Übergängen des Datensignals zu integrieren.

3. Verfahren nach Anspruch 2, bei dem der Schritt des Integrierens das Anlegen der Impulse an eine spannungsgesteuerte Stromquelle und das Anlegen des Ausgangs der Stromquelle an ein passives Filter umfaßt, wobei der Ausgang des passiven Filters dazu verwendet wird, um das Taktausgangssignal zu variieren.

4. Verfahren nach Anspruch 1, das die Schritte des Zählens von Übergängen des Taktausgangssignals nach dem Übergang des Datensignals und des Blockierens des Erfassens, bis eine ausgewählte Zahl gezählt wird, umfaßt.

5. Verfahren nach Anspruch 1, bei dem das Datensignal ein Zwei-Pegel- NRZI-Signal ist und bei dem das Datensignal während der Periode einer Vielzahl von Übergängen des Taktausgangssignals Perioden ohne Übergänge enthalten kann.

6. Vorrichtung zur Rückgewinnung eines Taktes aus einem seriellen Datensignal, mit:

a) einem steuerbaren Taktoszillator (42), der ein Taktausgangssignal (43) erzeugt; und

b) einer Einrichtung zum Erfassen eines Übergangs des Datensignals und Einleiten eines Steuerimpulses als Antwort darauf;

wobei die Vorrichtung gekennzeichnet ist durch:

c) eine Einrichtung zum Erfassen eines Übergangs des Taktausgangssignals (43) und Beenden des Steuerimpulses als Antwort darauf; und

d) wobei der Taktoszillator (42) eine Einrichtung zum Variieren des Taktausgangssignals (43) als Antwort auf den Steuerimpuls enthält, um dadurch das Taktausgangssignal in ein festes Verhältnis zu Übergängen des Datensignals zu bringen.

7. Vorrichtung nach Anspruch 6, die eine Einrichtung zum Erzeugen eines Referenzimpulses enthält, der bei dem Übergang des Taktausgangssignals beginnt und bei dem nächsten Übergang des Taktausgangssignals (43) endet, wobei der Referenzimpuls an die Einrichtung zum Variieren angelegt wird; und die des weiteren eine Einrichtung zum Integrieren von Steuerimpulsen und Referenzimpulsen über eine Anzahl von Übergängen des Datensignals enthält.

8. Vorrichtung nach Anspruch 7, bei der die Einrichtung zum Integrieren eine Einrichtung zum Anlegen der Impulse an eine spannungsgesteuerte Stromquelle (42a) und eine Einrichtung zum Anlegen des Ausgangs der Stromquelle an ein passives Filter (42b) enthält, wobei der Ausgang des passiven Filters mit dem Taktoszillator (42) verbunden ist.

9. Vorrichtung nach Anspruch 6, die eine Einrichtung zum Zählen von Übergängen des Taktausgangssignals (43) nach dem Übergang des Datensignals und zum Blockieren der Einrichtung zum Erfassen, bis eine ausgewählte Zahl gezählt wird, enthält.

10. Vorrichtung nach Anspruch 6, bei der das Datensignal ein Zwei- Pegel-NRZI-Signal ist.

11. Vorrichtung nach Anspruch 8, bei der das Datensignal während der Periode einer Vielzahl von Übergängen des Taktausgangssignals (43) Perioden ohne Übergänge enthalten kann.