JPH03131138A - 直列データ通信システム用のクロック回復装置とその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ通信システムに関し、特に直列データ伝
送システム用のクロック回復システムに関する。

全てが本発明の出願人であるディジタル・イクイップメ
ント・コーポレーションに譲渡されている米国特許明細
書第４，７７７．５９５号、４，５６０，９８５号、４
．４９０，７８５号及び１９８７年１０月１６日出願の
係属出願連続番号第１０９，５０３号、１１０．００９
号及び１１０．５１３号では、直列経路を使用したパケ
ット−データ伝送を利用した形式のコンピュータ相互接
続システムが開示されている。これらの形式のコンピュ
ータ相互接続システムはプロセッサ及びＶＡＸ体系の大
容量記憶装置用に市販されており、高性能と信転性を備
えた多面的なシステムである。

市販されているその他の通信欄システムにはＭｅＬｃａ
ｌｆｅ他に授与された米国特許明細書第４．０６３，２
２０号に開示されているいわゆるＥｔｈｅｒｎｅｔシス
テム及びＩＥＥＥ　８０２．５基準及びＦＤＤＩ　（フ
ァイバー分布データ・インタフェース）基準のようなト
−クン・リング・システムがある。これらの通信システ
ム又は周域内回線網システムは各々直列データ伝送を利
用している。

殆どの周域内回線網システムでは、直列データはマンチ
ェスター符号化のような非ゼロ復帰（ＮＲＺ）方式を利
用して伝送される。データ及びクロックは同じ信号に含
まれているので、入りデータを解読できる前に受信器で
クロックが回復されなければならない。周域内クロック
がデータ流に埋め込まれたクロックと周波数及び位相同
期で生成され、次にこの周域内クロックが入り信号から
データを抽出するために利用される。マンチェスター符
号化信号のような自己刻時符号化信号からデータ及びク
ロックを回復するためのデコーダの１例はＳｔｅｗａｒ
ｔに授与され、ディジタル・イクイップメント・コーポ
レーションに譲渡された米国特許明細書第４，４５０，
５７２号に開示されている。

ある種の回線網で使用されている符号化技術はＮＲＺＩ
方式を利用しており、この場合、遷移（０から１又は１
からＯ）が“１”を示し、遷移の不在が０を示す。ＦＤ
ＤＩ基準を用いたファイバ光学システムは通常この方式
を採用している。０の記号列は遷移を有さない符号化信
号を生成するので、この信号からクロックを回復する仕
事は、０であれ、１であれ全てのビット毎に少なくとも
１度の遷移が起こるマンチェスター符号化を採用したシ
ステムと比較して大幅に困難である。通常はクロックが
回復できるように“１”が全ての組番号のビットで確実
に伝送される段階が講じられるが、周域内クロックを同
期化する遷移の出現が突発的である場合、クロックを生
成する困難さは明白である。

本発明の１実施例に基づき、直列データ通信システムは
入りデータ信号とクロック発振器出力の間の位相差に応
じて電圧制御された発振器の周波数（ひいては位相）を
増分的に制御することによってデータ信号から回復され
る埋め込みクロ・ツクを使用している。データ信号の遷
移が検出され、制御パルスを開始するために利用され、
この制御パルスはクロック発振器出力の次の遷移で終端
する。クロックの半サイクルとほぼ等しい幅の基準パル
スも生成される。これらのパルスは発振器用の電圧制御
を生成するために利用されるので、パルスが同じ幅で、
クロックの遷移がデータ信号の潜在的な遷移の中間点に
ある平衡を探索するため位相関係が変化する。制御はデ
ータ信号の遷移がない比較的長い期間を許容できる。制
御回線には比較回路が受入れ可能状態になるまで別の検
出動作の開始を抑止するためクロックの遷移をカウント
するためのカウンタを備えている。

本発明の特徴であると確信する新規の機構は添付の特許
請求の範囲に開示されている。しかし、発明自体及び他
の特徴と利点は添付図面を参照しつつ特定の実施例の詳
細な説明を読むことによって最も明瞭に理解されよう。

第１図を参照すると、送信及び受信の双方又は一方のた
めの直列経路を使用した本発明の特徴を実現したパケッ
ト型のデータ通信システムがメツセージを生成し、受信
できる一連のＣＰＵＩ　Ｏ又は同様のプロセッサ型素子
を有する１実施例に基づいて図示されている。節点すな
わちＣＰＵｌ０はディスク制御装置、高速プリンタ装置
又はこの種の別の資源、及び高性能データ・プロセッサ
でよい。ＣＰＵＩ　Ｏの各々はシステム母線１２によっ
て通信アダプタ１１に連結されている。ＣＰＵ１０が例
えばＶＡＸ　ＣＰＵ体系基準を使用している場合は、母
線１２にはＶＡＸが主記憶装置及びその他の同様の周域
内資源をアクセスするために利用する同じ６４ビツトの
多重化されたアドレス／データ母線及び制御母線を含め
ることができる。この種類のコンピュータ相互接続シス
テムでは、大量の、すなわち数百又は数千ものＣＰＵｌ
０が使用されていることがあり、簡略化のためそのうち
の３個だけを図示している。この実施例では、通信アダ
プタ１１の各々は直列リンクから成る通信経路に接続さ
れており、この直列リンクは直列受信！１３と直列送信
線１４とを有している。直列リンクは全て中央ハブ、す
なわち配電節点１５に接続されている。ハブ１５は能動
相互接続機構を備えることができ、この場合はハブはク
ロスバ−スイッチとして機能し、直列リンクの１つで伝
送されるメソセージ・パケット内のアドレスにより要求
されたとおり、アダプタ１１の特定の１つと別の１つと
の間を直接接続する。あるいは、ハブ１５は節点の全て
を共通の母線へと接続するだけの受動的な素子であって
もよく、その場合は回線網は衝突検出、多重アクセス（
ＣＳＭＡ）原理で動作できる。別の実施例では、ハブ１
５は閉鎖リング内の節点の全てを接続し、従って回線網
はトークン・リング・システムとして動作する。各送信
線１４は隣接する節点の受信線１３に接続されているの
で、節点により送られる各パケットは行き先節点に達す
るまでリングの周囲を移動する。

第２図には第１図のシステムの直列リンク１３と１４で
送受されるメツセージ・パケット２０の様式が図示され
ている。パケット２０には同期部分２１と、見出し及び
情報部分２２と後書き２３とが含まれている。同期部分
２１と後書き２３は通信アダプタ１１によって追加され
、一方見出し及び情報パケット２２は節点用に主コンピ
ユータ又はＣＰＵｌ０内で生成される。見出し及び情報
部分２２は長さが数バイトから、１実施例では数千バイ
トまで変更可能な整数のバイトから成っている。パケッ
ト２０の各バイトは後述する符号化方式を利用して線１
３及び１４上でビット直列式に受信及び送信される。直
列リンクでの送信速度は捩回対偶ケーブルを使用した低
端Ｅｔｈｅｒｎｅｔ、、又はトークン・リング・システ
ムの場合は、例えば１ないし４メガビット／秒であり、
ファイバー光学結合を使用したＤＥＣネット型のコンピ
ュータ相互接続システムの場合は７０メガビット／秒迄
である。同期部２１には一群のビット−同期文字（例え
ば５５．□）が含まれ、その後に文字同期（例えば９Ｅ
ｚ、−Ｘ）が続き、受信アダプタ１１が入りメツセージ
の開始を認識し、かつビットと文字の境界で同期される
クロックを構成できるようにする機能を果たす。後書き
２３の前にはソース節点により生成されるＣＲＣ欄があ
り、これは見出し及び情報部分内の全てのビットの機能
を計算して、受信されたデータの完全性をチエツクする
ために受信器節点によって利用される。後書き２３には
一連の後書き文字が含まれ、これらはメツセージ・パケ
ットの終端を指示する機能だけを果たす。パケット２０
は直列リンク上に信号が存在しない間隔によって分離さ
れて、直列リンク上で非同期的に送信される。

第２図のパケット２０は利用される特定の種類の通信用
に指定されたプロトコルに基づいて規定される。代表的
な実施例では、パケット２０の見出し及び情報部分２２
にはどの種類のメツセージが送信されているかを特定す
る種類又は指令欄２４が含まれ、その後にバイト数で表
現されるメツセージの長さを特定する長さ＠２５が続く
。アドレス欄２５はＣＰＵｌ０（ソース節点の）が要求
するデータ送信の宛先アドレスを特定する。ソース・ア
ドレス（データを送信する節点のアドレス）は欄２７に
含まれている。これらのアドレスは使用されるソフトウ
ェアに応じて、絶対アドレス又は別名のどちらでもよい
。アドレス欄のサイズが回線網内で独自にアドレス指定
可能な節点の数を決定する。１バイトのアドレス欄は２
５６の節点をアドレス指定できる。これらの欄２４ない
し２７はパケットの“見出し”を構成している。

パケット２０内のアドレスに続いてデータ欄２８があり
、その長さはＯないし数千バイトである。

データ欄２８の後にはＣＲＣ欄２９が続き、これは欄２
４ないし２８の全ての計算された機能である。応答パケ
ットは第２図のパケット２０と同じ様式であるが、これ
は〇−長さのデータ欄２８を有し、かつ長さ欄２５は有
していない。応答パケットの種類＠２４は肯定応答用の
特定のコードと否定応答用の別のコードを有している。

データ・パケット２０を第１図に示すように直列リンク
に沿って搬送するために使用される媒体は一対の同軸線
１３及び１４でよい。すなわち２本の同軸ケーブルが各
節点に接続している。しかし、ファイバー光学又は捩回
対偶ケーブルのような他の媒体を代用できることも了解
されよう。更に、別個の受信、送信ケーブル１３．１４
を使用する代わりに、単一の送受ケーブル又は母線を使
用できることも了解されよう。同様に、回線網には別の
回線網へのブリフジを備えることもでき、前述のクロス
バ−スイッチ以外の相互接続の構成をハブ１５で使用す
ることができる。

第３図を参照すると、第２図のパケット２０の直列デー
タ送信に使用される符号化された信号は論理“１”用の
遷移（０から１又は１から０）及び論理“０”用の非遷
移から成るＮＲＺＩコードを使用している。このように
、第３図の“１１１０００”から成る２進データ人力３
０は各“１″毎に遷移３２を有し、論理“０”が出現す
る信号内では変化しない符号化された信号３１を生成す
る。符号化された信号３１のビット速度はクロック周期
３３によって指示され、遷移３２がクロック周期３３の
中心で出現することが判る。全てのクロック周期中に少
なくとも１つの遷移があるマンチェスター符号化とは異
なり、ＮＲＺＩコードを使用すると遷移がない多くのク
ロック周期が存在することが判る。クロック回復の信頬
性を高めるため、第１図のシステムにおけるパケット送
信で使用されるコードは所定数以上の連続したＯを有す
るコードは全て消去する。何故ならばＯは遷移を生成し
ないからである。例えば、“１ｏｏｏｏ”及び“ｏｏｏ
ｏｏ”のような５ビツト・コードはコード表を作成する
際に使用されず、一方、“１０１００　”１０００１”
等のようなコード値は全て妥当である。

第４図を参照すると、第１図の節点１０の１つにおける
アダプタ１１の構造がより詳細に図示されている。受信
データ線１３はデコーダ３５に接続され、このデコーダ
は直列リンク上で使用されるＮＲＺＩコードを標準２進
コードに変換し、この２進コードはデータをシフトレジ
スタ３６にクロックすることによって直列から並列へと
変換される。

このシフトレジスタは充填される毎にバッファ記憶装置
３７へと装填され、このバッファ３７は局域内クロック
への遷移を行うために利用される。

このようにしてバッファ３７は母線インタフェース３８
を経て主コンピユータ１０へと（受信データ線１３上の
信号のクロックに対して非同期的に）アンロードされる
。線１３上の入り信号を符号化するために使用されるク
ロックは信号を復号するために回復されなければならず
、この目的のため、入りデータが線４０によって本発明
の実施例に基づいて構成されたクロック制御回路４１へ
と供給される。このクロック制御回路４１は電圧制御さ
れた発振器４２の動作を制御し、この発振器４２の出力
４３はデコーダ３５及びシフト・レジスタ３６を動作す
るために使用される局域内クロックである。送信線１４
上の出パケットは受信信号の処理とは反対の変換がなさ
れる。主コンピユータ１０からのデータ・パケットは記
憶装置４４内で緩衝され、並列−直列変換器４５　（シ
フト・レジスタ）で直列データに変換され、かつコード
変換器回路４６内で２進コードからＮＲＺＩコードへと
変換され、次に出線１４へと送られる。送信された信号
は変換器４５及び４６へと送られる出力４８を有する局
域内クロック４７によってクロックされる。この局域内
クロックはクロック発振器４２と同じ定格周波数を有す
るが、位相又は周波数は同期しない。バッファ３７及び
４４及びインタフェース３８の動作を制御するために局
域内プロセッサとして使用されるマイクロプロセッサ４
９用のクロックとして局域内クロック４７も使用され、
かつシステムの要求基準に応じて主コンピユータ１０の
システム・クロックから誘導することができる。

電圧制御された発振器（ＶＣＯ）４２の位相を制御する
ために使用されるクロック制御回路４１が第５図に詳細
に示されている。第６図ａないし６図ｉ及び７図ａ乃至
７図ｉには第５図の回路に出現する電圧波形が図示され
ている。

論理順序は否定状態での全てのフリップ−フロップから
開始される。第６図ａの入りデータ信号が先ず第５図の
端線検出器５０へと送られる。この検出器５０は排他的
ＯＲ回路５１と遅延段５２とから成っている。（ここで
は回路がゲート配列で利用できる論理から成っているの
でＯＲゲートの半分を使用している。）端線検出器５０
の出力５３は第６図すに示すように、信号の遷移３２毎
に出現する狭いパルスである。この出力５３はフリップ
−フロップ回路５４の入力に送られ、開始（ＳＴＡＲＴ
）の表明を誘発する。開始フリップ−フロップはデータ
遷移が出現した状態を保持し、以下の機能を果たす。す
なわちこのフリップ−フロップはＶＣＯ４２にＵＰ信号
を供給する。更に抑止（ｒＮｔｌＩＢＩＴ）　７　！Ｊ
　ツブ−７ｏ７プ５９がＶＣＯ４２の次の表明状態に設
定されるように条件付ける。

又、終わり（ＥＮＤ）フリップ−フロップ６６を否定せ
しめる。抑止フリップ−フロップ５９はデータのタイミ
ングをＶＣＯ４２と比較し、電圧制御された電流源４２
ａと受動フィルタ４２ｂを介してＶＣＯ４２へと送られ
るＵＰ時間とＤＯＷＮ時間との比率を制御する。データ
信号を受信すると、開始が表明され、電圧制御された電
流源４２ａのＡＮＤゲート５６を経てＵＰ信号を開始す
る。ＶＣＯ出力４３の表明がなされると、抑止フリップ
−フロップ５９が表明される。これがＵＰ信号を停止し
、電圧制御された電流源４２ａに至るＡＮＤゲート６４
を経てＤＯＷＮ信号を開始し、かつ開始フリップフロッ
プ５４を否定する。フリップ−フロップ５９の表明によ
って終わりフリップ−フロンプロ６の表明が条件付けら
れ、かつ■ＣＯ出力４３が否定されると、終わりフリッ
プ−フロップ６６が表明され、電圧制御された電流源４
２ａへのＤＯＷＮ信号が停止する。受動フィルタ４２ｂ
が電圧制御された電流源からの電流の変動をＶＣＯ４２
に送られる前に平滑化する。

このように、“ダウン”パルスは発振器出力の立ち上が
り端線で始まり、クロック発振器の立ち下がり端線で終
端するので、第６図ｉの“ダウンパルスは常にほぼ固定
した幅、すなわち、およそ発振器出力の半サイクルの幅
となる。′アップ”パルスの幅は第６図ａのデータ信号
と、第６図Ｃの発振器信号との位相関係に応じて変化し
、およそデータ遷移から発振器出力の立ち上がり端線ま
での期間の幅となる。制御回路は“アンプ”パルスと“
ダウン”パルスの幅が等しくなる平衡ポイントを探索す
る。これらのパルスは発振器４２の位相を制御する機能
を果たす。“アップ”パルスは発振器４２の周波数を増
大し、そこで位相は図の左側に移動する。すなわち立ち
上がり端線はより早く出現する。対応して“ダウン”パ
ルスは発振器の周波数を減少し、次の立ち上がり端線を
遅延させる。従って、“ダウン”パルスが“アップ”パ
ルスよりも幅広い場合は、発振器の立ち上がり端線を遅
延させ、“アンプ”パルスを伸ばす傾向がある。

第７図ａ乃至７図ｉでは発振器がデータを遅れさせる状
態が示されている。すなわち、発振器の周波数が遅すぎ
、第７図ａのデータ信号の遷移の後、より永い遅延を経
るまで第７図Ｃの発振器出力の立ち上がり端線が出現し
ない状態である。この場合、データ遷移後の発振器出力
の最初の立ち下がり端線は無視され、その結果は“開始
”信号が長くなり、“抑止”信号が短（なり、第７図り
の“アップ”パルスが第７図ｉの１ダウン”パルスより
も幅広くなるので、発振器周波数は増大する傾向になり
、再度“アップ”パルスと“ダウン”パルスの幅が等し
くなる平衡ポイントを探索する。

第５図の４組のＪ−にフリップ−フロップ７１．７３及
び７４は３までカウントし、データ遷移に続く３番目の
発振器遷移の後で検出器回路をリセットする機能を果た
す。クロック発振器出力４３の立ち下がり端線はバッフ
ァ７６を経てフリップフロップ７３及び７４の各々への
入力を生成し、立ち上がり端線はフリップ−フロップ７
１及び７３の各々への入カフ５を生成する。“開始”信
号５５がフリップ−フロップ７２及び７３の各々のＪ入
カフ８へと送られるので、データ遷移が始まると位相検
出サイクル、すなわち３までカウントするサイクルが開
始される。クロック発振器の３度の遷移の後に、ゲート
７９は第６図ｇ又は７図ｇの線８０上に示すように“３
番目の端線”出力を生成する。線８０上のこの出力は第
６図ｅの“抑止”パルスをリセットするために使用され
、フリップ−フロップ７１−７４の全てをリセ・７トす
るためにも利用される。フリップフロップ７１−７４は
リセットされた後、線５５上で開始パルスが出現するま
でトグルせず、出現後は最初の２度の遷移によってフリ
ップ−フロップ７２及び７４がトグルし、ゲート７９へ
の、及びフリップーフロフプ７１及び７３へと戻る出力
８１及び８２を生成し、次の遷移によってこれらのフリ
フプーフロソプの１つをトグルしてゲート８５へのＱ出
力８３又は８４を、ひいてはゲート７９への他の入力を
生成する。

これまで本発明を特定の実施例に基づいて説明してきた
が、それは限定的な意味を意図するものではない。当業
者にはこれまでの説明から開示した実施例及びその他の
実施例の多くの修正が可能であろう。従って添付の特許
請求の範囲は本発明の真の範囲内のかかる修正の全てを
網羅するものである。

【図面の簡単な説明】

第１図は本発明の機構を利用できるデータ通信システム
の電気的構成図である。 第２図は第１図のコンピュータ相互接続システムで使用
できるパケット様式の図面である。 第３図は本発明の１実施例で使用されるデータ符号化の
ための電圧と時間のタイミング図である。 第４図は第３図のシステムで使用できる通信アダプタの
電気的構成図である。 第５図は第１図のコンピュータ相互接続システムのアダ
プタで使用されるＶＣＯ用の位相検出器と制御回路の電
気的概略構成図である。 第６図ａ−６図ｉは発振器の位相が入りデータの位相に
先行する場合の第５図の回路に現れる電圧波形の事象と
時間のタイミング図である。 第７図ａ−７図ｉは発振器の位相が入りデータの位相に
遅れる場合の第５図の回路に現れる電圧波形の事象と時
間のタイミング図である。 図中符号； １０・・・・・・ＣＰＵ １２・・・・・・母線 １４・・・・・・直列送信線 ２０・・・・・・パケット ２２・・・・・・情報部分 ２４・・・・・・指令欄 ２６・・・・・・アドレス欄 ２７・・・・・・ソース・アドレス欄 ２日・・・・・・データ欄　　　２９・・・・・・ＣＲ
ＣＩ・・・・・・通信アダプタ ・・・・・・直列受信線 ・・・・・・ハブ ・・・・・・同期部分 ・・・・・・後書き ・・・・・・長さ欄 ３０・・・・・・２進データ入力 ３１・・・・・・符号化信号　　３２・・・・・・遷移
３３・・・・・・クロック周期　３５・・・・・・デコ
ーダ３６・・・・・・シフトレジスタ　３７・・・・・
・バッファ３８・・・・・・インタフェース　　４０・
・・・・・線４１・・・・・・クロック制御回路　　４
２・・・・・・発振器４２ａ・・・・・・電流源　　４
２ｂ・・・・・・受動フィルタ４３・・・・・・出力　
　　　４４・・・・・・記憶装置４５．４６・・・・・
・変換器 ４７・・・・・・周域内クロック　　４８・・・・・・
出力４９・・・・・・マイクロプロセッサ ５０・・・・・・端線検出器　５１・・・・・・排他的
ＯＲ回路５２・・・・・・遅延段　　　５３・・・・・
・出力５４・・・・・・開始フリップ−フロップ回路５
５・・・・・・線　５９・・・・・・抑止フリップ−フ
ロップ６４・・・・・・ＡＮＤゲート ６６・・・・・・終わりフリップ−フロップ７１．７２
．７３．７４・・・・・・フリップ−フロップ７６・・
・・・・バッファ　　７７・・・・・・入カフ８・・・
・・・入力　　　　７９・・・・・・ゲート０・・・・
・・線 ８１．８２． ８３． ８４・・・・・・出力 ５・・・・・・ゲート ロ 手 続 一市 正 書 （方式） １°Ｉ丁件の表七 平成２年特許願第１７１３０５号 ３、ン市正をする者 １１件との関係 出 願 人 ４、代 理 人 ５、　ｈｉｉ正命令の日付 平成２年９月２５日

Claims (1)

1. 【特許請求の範囲】 １、直列のデータ信号からクロックを回復する方法にお
   いて、 ａ）位相制御可能なクロック信号を生成し、 ｂ）該データ信号の遷移を検出し、かつそれに応答して
   制御パルスを開始し、 ｃ）該クロック信号の遷移を検出し、かつそれに応答し
   て該制御パルスを終端し、かつ、ｄ）該制御パルスの幅
   に応じて該クロック信号を変更することにより、該クロ
   ック信号を該データ信号の遷移に対する選択された位相
   関係にする各段階から成ることを特徴とする方法。 ２、該クロック出力の該遷移にて開始し、月クロック出
   力の次の遷移で終端する基準パルスを生成する段階を含
   むことを特徴とする請求項１記載の方法。 ３、該データ信号の一群の遷移にわたって制御パルスと
   基準パルスとを積分する段階を含むことを特徴とする請
   求項２記載の方法。 ４、該積分段階が該パルスを電圧制御された電流源に付
   与し、かつ該電流源の出力を受動フィルタへと付与する
   ことを含み、該受動フィルタの出力は該クロック信号を
   変更するために利用されることを特徴とする請求項３記
   載の方法。 ５、該データ信号の該遷移の後に該クロック信号の遷移
   をカウントし、かつ選択された数がカウントされるまで
   該検出を抑止する段階を含むことを特徴とする請求項１
   記載の方法。 ６、該データ信号がＮＲＺＩ２レベル信号であり、かつ
   該データ信号は該クロック出力の複数の遷移期間中に非
   遷移期間を含むことを特徴とする請求項１記載の方法。 ７、直列データ信号からクロックを回復する装置におい
   て、 ａ）クロック出力を生成する制御可能なクロック発振器
   と、 ｂ）該データ信号の遷移を検出し、かつそれに応答して
   制御パルスを開始させる装置と、ｃ）該クロック出力を
   検出し、かつそれに応答して該制御パルスを終端させる
   装置と、から構成され、 ｄ）該クロック発振器が該制御パルスに応答して該クロ
   ック出力を変更することによって、該クロック出力を該
   データ信号の遷移に対する固定的な関係にするための装
   置を備えたことを特徴とする装置。 ８、該クロック出力の該遷移にて基準信号を生成し、か
   つ該クロック出力の次の遷移で終端させるための装置を
   備え、該基準信号は該変更装置へと供給されることを特
   徴とする請求項７記載の装置。 ９、該データ信号の一群の遷移にわたって制御パルス及
   び基準パルスを積分するための装置を含むことを特徴と
   する請求項７記載の装置。 １０、該積分装置が該パルスを電圧制御された電流源に
   供給する装置、及び該電流源の出力を受動フィルタに供
   給する装置を含み、該受動フィルタの出力は該クロック
   発振器に接続されたことを特徴とする請求項７記載の装
   置。 １１、該データ信号の該遷移の後に該クロック出力の遷
   移をカウントし、かつ選択された数がカウントされるま
   で該検出装置の動作を抑止するための装置を含むことを
   特徴とする請求項７記載の装置。 １２、該データ信号がＮＲＺＩ２レベル信号であること
   を特徴とする請求項７記載の装置。 １３、該データ信号が該クロック出力の複数の遷移期間
   中に非遷移期間を含み得ることを特徴とする請求項１０
   記載の装置。 １４、データ信号に応答してクロック信号を生成する電
   圧制御された発振器の位相を制御する方法において、 ａ）該データ信号の遷移で第１制御パルスを開始し、 ｂ）該クロック信号の遷移で該第１制御パルスを終端し
   、かつ第２制御パルスを開始し、ｃ）該クロック信号の
   次の遷移に応答して該第２制御パルスを終端し、 ｄ）該第１及び第２制御パルスの相対パルス幅に応答し
   て該発振器の周波数を制御する、各段階から成ることを
   特徴とする方法。 １５、該第１制御パルスの開始後で、別の該第１制御パ
   ルスの開始前に選択された該クロック・パルスの該遷移
   数をカウントする段階を含むことを特徴とする請求項１
   ４記載の方法。 １６、該電圧制御された発振器が該第１と第２制御パル
   スの幅が等しい平衡状態を探索することを特徴とする請
   求項１４記載の方法。