JP3492792B2 - 半導体試験装置の波形整形回路 - Google Patents
半導体試験装置の波形整形回路Info
- Publication number
- JP3492792B2 JP3492792B2 JP33607594A JP33607594A JP3492792B2 JP 3492792 B2 JP3492792 B2 JP 3492792B2 JP 33607594 A JP33607594 A JP 33607594A JP 33607594 A JP33607594 A JP 33607594A JP 3492792 B2 JP3492792 B2 JP 3492792B2
- Authority
- JP
- Japan
- Prior art keywords
- outputs
- circuit
- waveform shaping
- patb
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パターン発生周期より
速い周期のＮＲＺ（Non Return to Zero）波形を整形す
る半導体試験装置の波形整形回路に関するものである。
速い周期のＮＲＺ（Non Return to Zero）波形を整形す
る半導体試験装置の波形整形回路に関するものである。
【０００２】
【従来の技術】図４（ａ）及び図４（ｂ）に示すよう
に、従来のＮＲＺ波形は、パターン発生周期１サイクル
に１つの変化点しか持たないので、パターン発生周期１
サイクルで１つのＮＲＺ波形しかでない。また、パター
ン発生器１１は、半導体試験装置の最小周期に１つのパ
ターンしか発生できない。このため、ＮＲＺ波形を使用
したデバイス試験周期は、パターン発生器１１のパター
ン発生周期と同じになる。
に、従来のＮＲＺ波形は、パターン発生周期１サイクル
に１つの変化点しか持たないので、パターン発生周期１
サイクルで１つのＮＲＺ波形しかでない。また、パター
ン発生器１１は、半導体試験装置の最小周期に１つのパ
ターンしか発生できない。このため、ＮＲＺ波形を使用
したデバイス試験周期は、パターン発生器１１のパター
ン発生周期と同じになる。
【０００３】具体的には、ＮＲＺ波形を出力する場合、
タイミング発生器１０で発生させたクロック、ＡＣＬＫ
及びＢＣＬＫと、パターン発生器１１より発生し、プロ
グラマブル・データ・セレクタ１２で選択されたパター
ン、ＰＡＴＡを、波形整形部１３に入力する。例えば図
４（ｂ）のようにパターン、ＰＡＴＡが“１”→“０”
となる場合、パターン、ＰＡＴＡ１が“１”のとき、Ａ
ＮＤゲート、ＡＮＤ１がイネーブル状態になり、クロッ
ク、ＡＣＬＫ１がセット信号、ＳＴとして波形整形部１
３から出力される。また、パターン、ＰＡＴＡ２が
“０”のとき、ＡＮＤゲート、ＡＮＤ２がイネーブル状
態になり、クロック、ＡＣＬＫ２がリセット信号、ＲＳ
Ｔとして波形整形部１３から出力される。
タイミング発生器１０で発生させたクロック、ＡＣＬＫ
及びＢＣＬＫと、パターン発生器１１より発生し、プロ
グラマブル・データ・セレクタ１２で選択されたパター
ン、ＰＡＴＡを、波形整形部１３に入力する。例えば図
４（ｂ）のようにパターン、ＰＡＴＡが“１”→“０”
となる場合、パターン、ＰＡＴＡ１が“１”のとき、Ａ
ＮＤゲート、ＡＮＤ１がイネーブル状態になり、クロッ
ク、ＡＣＬＫ１がセット信号、ＳＴとして波形整形部１
３から出力される。また、パターン、ＰＡＴＡ２が
“０”のとき、ＡＮＤゲート、ＡＮＤ２がイネーブル状
態になり、クロック、ＡＣＬＫ２がリセット信号、ＲＳ
Ｔとして波形整形部１３から出力される。
【０００４】波形整形部１３より出力された信号、ＳＴ
及びＲＳＴは、図５に示すように、反転させた信号ＡＬ
ＩＮと、遅延素子の遅延量Ｔｐｄだけ遅延させた信号Ｂ
ＬＩＮをＡＮＤゲートに入力し、ＳＴ及びＲＳＴ信号の
後縁を前縁としたパルス幅ＴｐｄのパルスＳＴ１及びＲ
ＳＴ１を出力する。図５に示す後縁微分回路１４の出力
ＳＴ１及びＲＳＴ１は、図４に示すＳＲフリップフロッ
プ１５に入力し、パターン発生周期Ｔｒａと同じ周期の
ＮＲＺ波形が出力される。ＮＲＺ波形を整形する場合、
クロックは１つあればよいので波形整形部１３内の制御
部によりＢＣＬＫは使用しないように制御する。
及びＲＳＴは、図５に示すように、反転させた信号ＡＬ
ＩＮと、遅延素子の遅延量Ｔｐｄだけ遅延させた信号Ｂ
ＬＩＮをＡＮＤゲートに入力し、ＳＴ及びＲＳＴ信号の
後縁を前縁としたパルス幅ＴｐｄのパルスＳＴ１及びＲ
ＳＴ１を出力する。図５に示す後縁微分回路１４の出力
ＳＴ１及びＲＳＴ１は、図４に示すＳＲフリップフロッ
プ１５に入力し、パターン発生周期Ｔｒａと同じ周期の
ＮＲＺ波形が出力される。ＮＲＺ波形を整形する場合、
クロックは１つあればよいので波形整形部１３内の制御
部によりＢＣＬＫは使用しないように制御する。
【０００５】
【発明が解決しようとする課題】以上説明したように、
従来のＮＲＺ波形を使用したデバイス試験周期は、パタ
ーン発生器１１のパターン発生周期と同じであり、パタ
ーン発生周期より速い周期でデバイスを試験できない。
本発明は、パターン発生周期より速い周期のＮＲＺ波形
を整形する回路を実現することを目的としている。
従来のＮＲＺ波形を使用したデバイス試験周期は、パタ
ーン発生器１１のパターン発生周期と同じであり、パタ
ーン発生周期より速い周期でデバイスを試験できない。
本発明は、パターン発生周期より速い周期のＮＲＺ波形
を整形する回路を実現することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の波形整形回路においては、タイミング信号
であるＡＣＬＫ及びＢＣＬＫを発生するタイミング発生
器１０を設け、パターン発生器１１の出力を入力とし、
ＡＣＬＫ及びＢＣＬＫに対応したパターンであるＰＡＴ
Ａ及びＰＡＴＢを出力とするプログロマブル・データ・
セレクタ２２を設けている。また、ＡＣＬＫ及びＢＣＬ
Ｋの波形整形部２３への入力を制御するＥＮＢＡ及びＥ
ＮＢＢを出力する禁止回路２６を設けている。そして、
ＡＣＬＫ及びＢＣＬＫ、ＥＮＢＡ及びＥＮＢＢ、ＰＡＴ
Ａ及びＰＡＴＢを入力として、ＳＴ及びＲＳＴを出力す
る波形整形部２３を設け、ＳＴ及びＲＳＴをそれぞれ入
力とした２個の後縁微分回路１４の出力ＳＴ１及びＲＳ
Ｔ１によってセット及びリセットし、ＮＲＺ波形を出力
するＳＲフリップフロップ１５を設けている。また、禁
止回路２６は、ＰＡＴＢをパターン発生周期１サイクル
遅らせるＤＥＬＡＹ回路を設け、ＰＡＴＡと１サイクル
前のＰＡＴＢであるＢＤが同じときＥＮＢＡに“０”を
出力する論理回路を設け、ＰＡＴＡとＰＡＴＢが同じと
きＥＮＢＢに“０”を出力する論理回路を設けている。
に、本発明の波形整形回路においては、タイミング信号
であるＡＣＬＫ及びＢＣＬＫを発生するタイミング発生
器１０を設け、パターン発生器１１の出力を入力とし、
ＡＣＬＫ及びＢＣＬＫに対応したパターンであるＰＡＴ
Ａ及びＰＡＴＢを出力とするプログロマブル・データ・
セレクタ２２を設けている。また、ＡＣＬＫ及びＢＣＬ
Ｋの波形整形部２３への入力を制御するＥＮＢＡ及びＥ
ＮＢＢを出力する禁止回路２６を設けている。そして、
ＡＣＬＫ及びＢＣＬＫ、ＥＮＢＡ及びＥＮＢＢ、ＰＡＴ
Ａ及びＰＡＴＢを入力として、ＳＴ及びＲＳＴを出力す
る波形整形部２３を設け、ＳＴ及びＲＳＴをそれぞれ入
力とした２個の後縁微分回路１４の出力ＳＴ１及びＲＳ
Ｔ１によってセット及びリセットし、ＮＲＺ波形を出力
するＳＲフリップフロップ１５を設けている。また、禁
止回路２６は、ＰＡＴＢをパターン発生周期１サイクル
遅らせるＤＥＬＡＹ回路を設け、ＰＡＴＡと１サイクル
前のＰＡＴＢであるＢＤが同じときＥＮＢＡに“０”を
出力する論理回路を設け、ＰＡＴＡとＰＡＴＢが同じと
きＥＮＢＢに“０”を出力する論理回路を設けている。
【０００７】
【作用】上記のように構成された波形整形回路におい
て、禁止回路２６がないとき、ＮＲＺ波形を正常に発生
するためには、ＡＣＬＫ及びＢＣＬＫの最小パルス幅を
Ｔｐｗとすると、パルスのつながりを避けるため、パタ
ーン発生周期として少なくとも２×Ｔｐｗの周期にする
必要がある。禁止回路２６があると、波形整形部２３の
出力ＳＴ及びＲＳＴが、必ず交互に出力されるため、パ
ターン発生周期がＴｐｗ以上であればパルスがつながる
ことがなく、禁止回路２６がないときに比べて、ＮＲＺ
波形の周期の制限が１／２になり、より速いデバイス試
験周期で動作させることが可能となる。
て、禁止回路２６がないとき、ＮＲＺ波形を正常に発生
するためには、ＡＣＬＫ及びＢＣＬＫの最小パルス幅を
Ｔｐｗとすると、パルスのつながりを避けるため、パタ
ーン発生周期として少なくとも２×Ｔｐｗの周期にする
必要がある。禁止回路２６があると、波形整形部２３の
出力ＳＴ及びＲＳＴが、必ず交互に出力されるため、パ
ターン発生周期がＴｐｗ以上であればパルスがつながる
ことがなく、禁止回路２６がないときに比べて、ＮＲＺ
波形の周期の制限が１／２になり、より速いデバイス試
験周期で動作させることが可能となる。
【０００８】
【実施例】図１は本発明の実施例を示すブロック図であ
る。本ブロックは、タイミング信号であるＡＣＬＫ及び
ＢＣＬＫを発生するタイミング発生器１０と、パターン
発生器１１の出力を入力とし、ＡＣＬＫ及びＢＣＬＫに
対応したパターンであるＰＡＴＡ及びＰＡＴＢを出力と
するプログロマブル・データ・セレクタ２２と、ＡＣＬ
Ｋ及びＢＣＬＫの波形整形部２３への入力を制御するＥ
ＮＢＡ及びＥＮＢＢ信号を出力する禁止回路２６と、Ａ
ＣＬＫ及びＢＣＬＫ、ＥＮＢＡ及びＥＮＢＢ、ＰＡＴＡ
及びＰＡＴＢを入力として、ＳＴ及びＲＳＴを出力する
波形整形部２３と、ＳＴ及びＲＳＴをそれぞれ入力とし
た２個の後縁微分回路１４の出力ＳＴ１及びＲＳＴ１に
よってセット及びリセットし、ＮＲＺ波形を出力するＳ
Ｒフリップフロップ１５とで構成される。
る。本ブロックは、タイミング信号であるＡＣＬＫ及び
ＢＣＬＫを発生するタイミング発生器１０と、パターン
発生器１１の出力を入力とし、ＡＣＬＫ及びＢＣＬＫに
対応したパターンであるＰＡＴＡ及びＰＡＴＢを出力と
するプログロマブル・データ・セレクタ２２と、ＡＣＬ
Ｋ及びＢＣＬＫの波形整形部２３への入力を制御するＥ
ＮＢＡ及びＥＮＢＢ信号を出力する禁止回路２６と、Ａ
ＣＬＫ及びＢＣＬＫ、ＥＮＢＡ及びＥＮＢＢ、ＰＡＴＡ
及びＰＡＴＢを入力として、ＳＴ及びＲＳＴを出力する
波形整形部２３と、ＳＴ及びＲＳＴをそれぞれ入力とし
た２個の後縁微分回路１４の出力ＳＴ１及びＲＳＴ１に
よってセット及びリセットし、ＮＲＺ波形を出力するＳ
Ｒフリップフロップ１５とで構成される。
【０００９】図２に、禁止回路２６がなく、ＥＮＢＡ及
びＥＮＢＢが常に“１”で、ＰＡＴＡが“１”→“１”
でありＰＡＴＢが“０”→“０”の場合のタイミング波
形を示す。まず、パターン発生器１１からのパターンを
プログラマブル・データ・セレクタ２２で選択した２つ
のパターン、ＰＡＴＡ及びＰＡＴＢと、タイミング発生
器１０で発生したクロック、ＡＣＬＫ及びＢＣＬＫを波
形整形部２３に入力する。波形整形部２３では、パター
ンＰＡＴＡを、クロックＡＣＬＫをＳＥＴ信号とするか
ＲＥＳＥＴ信号とするかの選択信号として用い、同様に
ＰＡＴＢを、クロックＢＣＬＫをＳＥＴ信号とするかＲ
ＥＳＥＴ信号とするかの選択信号として用い、セット信
号ＳＴ及びリセット信号ＲＳＴを出力する。
びＥＮＢＢが常に“１”で、ＰＡＴＡが“１”→“１”
でありＰＡＴＢが“０”→“０”の場合のタイミング波
形を示す。まず、パターン発生器１１からのパターンを
プログラマブル・データ・セレクタ２２で選択した２つ
のパターン、ＰＡＴＡ及びＰＡＴＢと、タイミング発生
器１０で発生したクロック、ＡＣＬＫ及びＢＣＬＫを波
形整形部２３に入力する。波形整形部２３では、パター
ンＰＡＴＡを、クロックＡＣＬＫをＳＥＴ信号とするか
ＲＥＳＥＴ信号とするかの選択信号として用い、同様に
ＰＡＴＢを、クロックＢＣＬＫをＳＥＴ信号とするかＲ
ＥＳＥＴ信号とするかの選択信号として用い、セット信
号ＳＴ及びリセット信号ＲＳＴを出力する。
【００１０】図２に示すタイミング図の場合、ＰＡＴＡ
１及びＰＡＴＡ２が“１”であるので、ＡＮＤゲート、
ＡＮＤ１及びＡＮＤ２により、ＡＣＬＫ１及びＡＣＬＫ
２がセット側ＳＴ信号として出力される。また、ＰＡＴ
Ｂ１及びＰＡＴＢ２が“０”であるので、ＡＮＤゲー
ト、ＡＮＤ３及びＡＮＤ４により、ＢＣＬＫ１及びＢＣ
ＬＫ２がリセット側ＲＳＴ信号として出力される。ＳＴ
信号及びＲＳＴ信号を後縁微分回路１４に入力し、出力
としてＳＴ１信号及びＲＳＴ１信号を得る。ＳＴ１信号
及びＲＳＴ１信号は、ＳＲフリップフロップ１５に入力
し、パターン発生周期１サイクルに２つのＮＲＺ波形が
出力される。つまり、従来より１／２の周期のＮＲＺ波
形が得られ、デバイス試験周期をパターン発生周期の１
／２にすることができる。
１及びＰＡＴＡ２が“１”であるので、ＡＮＤゲート、
ＡＮＤ１及びＡＮＤ２により、ＡＣＬＫ１及びＡＣＬＫ
２がセット側ＳＴ信号として出力される。また、ＰＡＴ
Ｂ１及びＰＡＴＢ２が“０”であるので、ＡＮＤゲー
ト、ＡＮＤ３及びＡＮＤ４により、ＢＣＬＫ１及びＢＣ
ＬＫ２がリセット側ＲＳＴ信号として出力される。ＳＴ
信号及びＲＳＴ信号を後縁微分回路１４に入力し、出力
としてＳＴ１信号及びＲＳＴ１信号を得る。ＳＴ１信号
及びＲＳＴ１信号は、ＳＲフリップフロップ１５に入力
し、パターン発生周期１サイクルに２つのＮＲＺ波形が
出力される。つまり、従来より１／２の周期のＮＲＺ波
形が得られ、デバイス試験周期をパターン発生周期の１
／２にすることができる。
【００１１】図３（ａ）に、禁止回路２６がなく、ＥＮ
ＢＡ及びＥＮＢＢが常に“１”で、ＰＡＴＡが“１”→
“１”でありＰＡＴＢが“１”→“０”の場合のタイミ
ング波形を破線で示す。まず、パターン発生器１１から
のパターンをプログラマブル・データ・セレクタ２２で
選択した２つのパターン、ＰＡＴＡ及びＰＡＴＢと、タ
イミング発生器１０で発生したクロック、ＡＣＬＫ及び
ＢＣＬＫを波形整形部２３に入力する。波形整形部２３
では、パターンＰＡＴＡを、クロックＡＣＬＫをＳＥＴ
信号とするかＲＥＳＥＴ信号とするかの選択信号として
用い、同様にＰＡＴＢを、クロックＢＣＬＫをＳＥＴ信
号とするかＲＥＳＥＴ信号とするかの選択信号として用
い、セット信号ＳＴ及びリセット信号ＲＳＴを出力す
る。
ＢＡ及びＥＮＢＢが常に“１”で、ＰＡＴＡが“１”→
“１”でありＰＡＴＢが“１”→“０”の場合のタイミ
ング波形を破線で示す。まず、パターン発生器１１から
のパターンをプログラマブル・データ・セレクタ２２で
選択した２つのパターン、ＰＡＴＡ及びＰＡＴＢと、タ
イミング発生器１０で発生したクロック、ＡＣＬＫ及び
ＢＣＬＫを波形整形部２３に入力する。波形整形部２３
では、パターンＰＡＴＡを、クロックＡＣＬＫをＳＥＴ
信号とするかＲＥＳＥＴ信号とするかの選択信号として
用い、同様にＰＡＴＢを、クロックＢＣＬＫをＳＥＴ信
号とするかＲＥＳＥＴ信号とするかの選択信号として用
い、セット信号ＳＴ及びリセット信号ＲＳＴを出力す
る。
【００１２】図３（ａ）に破線で示すタイミング図の場
合、ＰＡＴＡ１及びＰＡＴＡ２が“１”であるので、Ａ
ＮＤゲート、ＡＮＤ１及びＡＮＤ２により、ＡＣＬＫ１
及びＡＣＬＫ２がセット側ＳＴ信号として出力される。
また、ＰＡＴＢ１が“１”、ＰＡＴＢ２が“０”である
ので、ＡＮＤゲート、ＡＮＤ３及びＡＮＤ４により、Ｂ
ＣＬＫ１がセット側ＳＴ信号として、ＢＣＬＫ２がリセ
ット側ＲＳＴ信号として出力される。この結果、ＳＴ信
号は、破線で示すようにＡＣＬＫ１、ＢＣＬＫ１、ＡＣ
ＬＫ２の間出力し、ＲＳＴ信号は、ＢＣＬＫ２の間出力
する。ＳＴ信号及びＲＳＴ信号を後縁微分回路１４に入
力し、出力として破線で示すＳＴ１信号及びＲＳＴ１信
号を得る。ここで、ＳＴ１信号は、本来出力すべき実線
で示すエッジ１に出力せず、誤った破線で示すエッジ２
に出力する。ＳＴ１信号及びＲＳＴ１信号は、ＳＲフリ
ップフロップ１５に入力し、破線で示すＮＲＺ波形が出
力される。
合、ＰＡＴＡ１及びＰＡＴＡ２が“１”であるので、Ａ
ＮＤゲート、ＡＮＤ１及びＡＮＤ２により、ＡＣＬＫ１
及びＡＣＬＫ２がセット側ＳＴ信号として出力される。
また、ＰＡＴＢ１が“１”、ＰＡＴＢ２が“０”である
ので、ＡＮＤゲート、ＡＮＤ３及びＡＮＤ４により、Ｂ
ＣＬＫ１がセット側ＳＴ信号として、ＢＣＬＫ２がリセ
ット側ＲＳＴ信号として出力される。この結果、ＳＴ信
号は、破線で示すようにＡＣＬＫ１、ＢＣＬＫ１、ＡＣ
ＬＫ２の間出力し、ＲＳＴ信号は、ＢＣＬＫ２の間出力
する。ＳＴ信号及びＲＳＴ信号を後縁微分回路１４に入
力し、出力として破線で示すＳＴ１信号及びＲＳＴ１信
号を得る。ここで、ＳＴ１信号は、本来出力すべき実線
で示すエッジ１に出力せず、誤った破線で示すエッジ２
に出力する。ＳＴ１信号及びＲＳＴ１信号は、ＳＲフリ
ップフロップ１５に入力し、破線で示すＮＲＺ波形が出
力される。
【００１３】以上のように、ＰＡＴＡ１からＰＡＴＢ
１、ＰＡＴＢ１からＰＡＴＡ２のように、同じパターン
が２つ連続したとき、２つ目のパターンに対するクロッ
ク、ＢＣＬＫ１及びＡＣＬＫ２の禁止を行わないと、Ａ
ＣＬＫ１、ＢＣＬＫ１、ＡＣＬＫ２によるＳＴ信号がつ
ながってしまい、得ようとしたＮＲＺ波形を出力できな
い。そこで、図１に示す禁止回路２６を付加すること
で、得ようとしたＮＲＺ波形を発生している。禁止回路
２６は、ＰＡＴＢをパターン発生周期１サイクル遅らせ
るＤＥＬＡＹ回路を持ち、ＰＡＴＡと１サイクル前のＰ
ＡＴＢであるＢＤが同じとき、ＥＮＢＡに“０”を出力
し、ＡＮＤゲート、ＡＮＤ１及びＡＮＤ２によりＡＣＬ
Ｋを禁止する。また、ＰＡＴＡとＰＡＴＢが同じとき、
ＥＮＢＢに“０”を出力し、ＡＮＤゲート、ＡＮＤ３及
びＡＮＤ４によりＢＣＬＫを禁止するように動作する。
ＥＮＢＡ及びＥＮＢＢの発生タイミングを図３（ｂ）に
示し、その結果として発生するＮＲＺ波形のタイミング
を図３（ａ）の実線で示す。
１、ＰＡＴＢ１からＰＡＴＡ２のように、同じパターン
が２つ連続したとき、２つ目のパターンに対するクロッ
ク、ＢＣＬＫ１及びＡＣＬＫ２の禁止を行わないと、Ａ
ＣＬＫ１、ＢＣＬＫ１、ＡＣＬＫ２によるＳＴ信号がつ
ながってしまい、得ようとしたＮＲＺ波形を出力できな
い。そこで、図１に示す禁止回路２６を付加すること
で、得ようとしたＮＲＺ波形を発生している。禁止回路
２６は、ＰＡＴＢをパターン発生周期１サイクル遅らせ
るＤＥＬＡＹ回路を持ち、ＰＡＴＡと１サイクル前のＰ
ＡＴＢであるＢＤが同じとき、ＥＮＢＡに“０”を出力
し、ＡＮＤゲート、ＡＮＤ１及びＡＮＤ２によりＡＣＬ
Ｋを禁止する。また、ＰＡＴＡとＰＡＴＢが同じとき、
ＥＮＢＢに“０”を出力し、ＡＮＤゲート、ＡＮＤ３及
びＡＮＤ４によりＢＣＬＫを禁止するように動作する。
ＥＮＢＡ及びＥＮＢＢの発生タイミングを図３（ｂ）に
示し、その結果として発生するＮＲＺ波形のタイミング
を図３（ａ）の実線で示す。
【００１４】禁止回路２６がないとき、ＮＲＺ波形を正
常に発生するためには、ＡＣＬＫ及びＢＣＬＫの最小パ
ルス幅をＴｐｗとすると、パルスのつながりを避けるた
め、パターン発生周期として少なくとも２×Ｔｐｗの周
期にする必要がある。禁止回路２６があると、波形整形
部２３の出力ＳＴ及びＲＳＴが、必ず交互に出力される
ため、パターン発生周期がＴｐｗ以上であればパルスが
つながることがなく、禁止回路２６がないときに比べ
て、ＮＲＺ波形の周期の制限が１／２になり、より速い
デバイス試験周期で動作させることが可能となる。
常に発生するためには、ＡＣＬＫ及びＢＣＬＫの最小パ
ルス幅をＴｐｗとすると、パルスのつながりを避けるた
め、パターン発生周期として少なくとも２×Ｔｐｗの周
期にする必要がある。禁止回路２６があると、波形整形
部２３の出力ＳＴ及びＲＳＴが、必ず交互に出力される
ため、パターン発生周期がＴｐｗ以上であればパルスが
つながることがなく、禁止回路２６がないときに比べ
て、ＮＲＺ波形の周期の制限が１／２になり、より速い
デバイス試験周期で動作させることが可能となる。
【００１５】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、禁止回路２６がないとき、ＮＲＺ波形を正常に発
生するためには、ＡＣＬＫ及びＢＣＬＫの最小パルス幅
をＴｐｗとすると、パルスのつながりを避けるため、パ
ターン発生周期として少なくとも２×Ｔｐｗの周期にす
る必要がある。禁止回路２６があると、波形整形部２３
の出力ＳＴ及びＲＳＴが、必ず交互に出力されるため、
パターン発生周期がＴｐｗ以上であればパルスがつなが
ることがなく、禁止回路２６がないときに比べて、ＮＲ
Ｚ波形の周期の制限が１／２になり、より速いデバイス
試験周期で動作させることが可能となる。結局、以上の
構成により、パターン発生周期より速い周期のＮＲＺ波
形を整形でき、デバイス試験周期を速くできる効果があ
る。
ているので、以下に記載されるような効果を奏する。つ
まり、禁止回路２６がないとき、ＮＲＺ波形を正常に発
生するためには、ＡＣＬＫ及びＢＣＬＫの最小パルス幅
をＴｐｗとすると、パルスのつながりを避けるため、パ
ターン発生周期として少なくとも２×Ｔｐｗの周期にす
る必要がある。禁止回路２６があると、波形整形部２３
の出力ＳＴ及びＲＳＴが、必ず交互に出力されるため、
パターン発生周期がＴｐｗ以上であればパルスがつなが
ることがなく、禁止回路２６がないときに比べて、ＮＲ
Ｚ波形の周期の制限が１／２になり、より速いデバイス
試験周期で動作させることが可能となる。結局、以上の
構成により、パターン発生周期より速い周期のＮＲＺ波
形を整形でき、デバイス試験周期を速くできる効果があ
る。
【図１】本発明の回路ブロック図である。
【図２】禁止回路が無く、ＰＡＴＡが“１”、ＰＡＴＢ
が“０”の場合のタイミング図である。
が“０”の場合のタイミング図である。
【図３】ＰＡＴＢに“１”を１サイクル加えた場合の、
ＮＲＺ波形及び禁止回路のタイミング図である。
ＮＲＺ波形及び禁止回路のタイミング図である。
【図４】従来の回路ブロック図と、タイミング図であ
る。
る。
【図５】後縁微分回路の回路ブロック図と、タイミング
図である。
図である。
１０ タイミング発生器
１１ パターン発生器
１２、２２ プログラマブル・データ・セレクタ
１３、２３ 波形整形部
１４ 後縁微分回路
１５ ＳＲフリップフロップ
２６ 禁止回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−167683（ＪＰ，Ａ)
特開 平２−67977（ＪＰ，Ａ)
特開 平５−196696（ＪＰ，Ａ)
特開 平３−4185（ＪＰ，Ａ)
特開 平６−18625（ＪＰ，Ａ)
特開 平５−87883（ＪＰ，Ａ)
特開 平６−130128（ＪＰ，Ａ)
特開 平２−22577（ＪＰ，Ａ)
特開 平１−233377（ＪＰ，Ａ)
特開 昭60−185425（ＪＰ，Ａ)
特開 平２−13863（ＪＰ，Ａ)
特開 平８−122408（ＪＰ，Ａ)
特開 平５−119121（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
H03K 19/00
Claims (2)
- 【請求項１】 タイミング信号であるＡＣＬＫ及びＢＣ
ＬＫを発生するタイミング発生器（１０）を設け、 パターン発生器（１１）の出力を入力とし、ＡＣＬＫ及
びＢＣＬＫに対応したパターンであるＰＡＴＡ及びＰＡ
ＴＢを出力とするプログロマブル・データ・セレクタ
（２２）を設け、 ＡＣＬＫ及びＢＣＬＫの波形整形部（２３）への入力を
制御するＥＮＢＡ及びＥＮＢＢを出力する禁止回路（２
６）を設け、 ＡＣＬＫ及びＢＣＬＫ、ＥＮＢＡ及びＥＮＢＢ、ＰＡＴ
Ａ及びＰＡＴＢを入力として、ＳＴ及びＲＳＴを出力す
る波形整形部（２３）を設け、 ＳＴ及びＲＳＴをそれぞれ入力とした２個の後縁微分回
路（１４）の出力ＳＴ１及びＲＳＴ１によってセット及
びリセットし、ＮＲＺ波形を出力するＳＲフリップフロ
ップ（１５）を設け、 以上を具備することを特徴とする半導体試験装置の波形
整形回路。 - 【請求項２】 禁止回路（２６）は、ＰＡＴＢをパター
ン発生周期１サイクル遅らせるＤＥＬＡＹ回路を設け、
ＰＡＴＡと１サイクル前のＰＡＴＢであるＢＤが同じと
きＥＮＢＡに“０”を出力する論理回路を設け、ＰＡＴ
ＡとＰＡＴＢが同じときＥＮＢＢに“０”を出力する論
理回路を設けた、請求項１記載の半導体試験装置の波形
整形回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33607594A JP3492792B2 (ja) | 1994-12-22 | 1994-12-22 | 半導体試験装置の波形整形回路 |
| TW084113103A TW287236B (ja) | 1994-12-22 | 1995-12-08 | |
| KR1019950051896A KR0184042B1 (ko) | 1994-12-19 | 1995-12-19 | 반도체 시험 장치의 파형 정형 회로 |
| US08/577,736 US5717352A (en) | 1994-12-22 | 1995-12-22 | Wave formatter circuit for semiconductor test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33607594A JP3492792B2 (ja) | 1994-12-22 | 1994-12-22 | 半導体試験装置の波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08179012A JPH08179012A (ja) | 1996-07-12 |
| JP3492792B2 true JP3492792B2 (ja) | 2004-02-03 |
Family
ID=18295444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33607594A Expired - Fee Related JP3492792B2 (ja) | 1994-12-19 | 1994-12-22 | 半導体試験装置の波形整形回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5717352A (ja) |
| JP (1) | JP3492792B2 (ja) |
| KR (1) | KR0184042B1 (ja) |
| TW (1) | TW287236B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2964985B2 (ja) * | 1997-02-28 | 1999-10-18 | 安藤電気株式会社 | 半導体試験装置の波形整形回路 |
| US5917834A (en) * | 1997-08-21 | 1999-06-29 | Credence Systems Corporation | Integrated circuit tester having multiple period generators |
| US5919270A (en) * | 1997-08-29 | 1999-07-06 | Credence Systems Corporation | Programmable formatter circuit for integrated circuit tester |
| JP4757365B2 (ja) * | 1999-09-28 | 2011-08-24 | 株式会社アドバンテスト | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
| JP4495332B2 (ja) * | 2000-02-03 | 2010-07-07 | 株式会社アドバンテスト | ドライバ制御信号生成回路・ｉｃ試験装置 |
| EP1596813A4 (en) * | 2003-01-31 | 2008-02-20 | Five Prime Therapeutics Inc | POLYPEPTIDES EXPRESSED BY LUNGS |
| WO2005069487A1 (ja) * | 2004-01-20 | 2005-07-28 | Advantest Corporation | パルス幅調整回路、パルス幅調整方法、及び半導体試験装置 |
| US7375570B2 (en) * | 2005-06-15 | 2008-05-20 | Lsi Logic Corporation | High-speed TDF testing on low cost testers using on-chip pulse generators and dual ATE references for rapidchip and ASIC devices |
| KR100736673B1 (ko) * | 2006-08-01 | 2007-07-06 | 주식회사 유니테스트 | 반도체 소자 테스트 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3270288A (en) * | 1963-09-18 | 1966-08-30 | Ball Brothers Res Corp | System for reshaping and retiming a digital signal |
| US4475210A (en) * | 1982-02-26 | 1984-10-02 | International Telephone And Telegraph Corporation | Data eye monitor |
| US4721902A (en) * | 1985-07-08 | 1988-01-26 | Mts Systems Corporation | Noise rejection in a sonic transducer |
| JPH0821844B2 (ja) * | 1986-05-30 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
| US5179293A (en) * | 1988-11-28 | 1993-01-12 | Analog Devices, Inc. | Bipolar output stage switching circuit |
| US5034624A (en) * | 1989-05-31 | 1991-07-23 | Texas Instruments Incorporated | Apparatus and method for assuring stable clock generator during oscillator start-up |
| US4972161A (en) * | 1989-06-28 | 1990-11-20 | Digital Equipment Corporation | Clock recovery for serial data communications system |
| JP2555900B2 (ja) * | 1990-02-06 | 1996-11-20 | 日本電気株式会社 | 半導体メモリの出力制御回路 |
| US5406132A (en) * | 1992-01-21 | 1995-04-11 | Advantest Corporation | Waveform shaper for semiconductor testing devices |
-
1994
- 1994-12-22 JP JP33607594A patent/JP3492792B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-08 TW TW084113103A patent/TW287236B/zh not_active IP Right Cessation
- 1995-12-19 KR KR1019950051896A patent/KR0184042B1/ko not_active IP Right Cessation
- 1995-12-22 US US08/577,736 patent/US5717352A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08179012A (ja) | 1996-07-12 |
| KR0184042B1 (ko) | 1999-04-15 |
| KR960024418A (ko) | 1996-07-20 |
| US5717352A (en) | 1998-02-10 |
| TW287236B (ja) | 1996-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7194669B2 (en) | Method and circuit for at-speed testing of scan circuits | |
| US7460969B2 (en) | Pulse width adjustment circuit, pulse width adjustment method, and test apparatus for semiconductor device | |
| JP3636506B2 (ja) | 半導体試験装置 | |
| JP3591657B2 (ja) | 半導体ｉｃ試験装置 | |
| JP3492792B2 (ja) | 半導体試験装置の波形整形回路 | |
| US6998893B2 (en) | Circuit and method for inducing jitter to a signal | |
| US6374392B1 (en) | Semiconductor test system | |
| US6452843B1 (en) | Method and apparatus for testing high-speed circuits based on slow-speed signals | |
| KR100632615B1 (ko) | 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로 | |
| EP1653239B1 (en) | Test apparatus with waveform formatter | |
| US7215168B2 (en) | Widening jitter margin for faster input pulse | |
| US6008663A (en) | Eliminating phase shift in an integrated circuit tester | |
| JP4263810B2 (ja) | 半導体メモリ試験装置及び試験方法 | |
| JP3455303B2 (ja) | 半導体試験装置の試験パターン波形整形回路 | |
| JP4337966B2 (ja) | 半導体試験装置 | |
| JP3558228B2 (ja) | 半導体試験方法およびこれを実施する装置 | |
| JP3057877B2 (ja) | Ｉｃテスタの同期回路 | |
| JP3329081B2 (ja) | Ｄｕｔの良否判定回路 | |
| JPH0434703B2 (ja) | ||
| JP3054169B2 (ja) | Ｉｃ試験用パターン発生器 | |
| JPH0522277A (ja) | 同期回路 | |
| JPH08179009A (ja) | テスト回路 | |
| JP2009188853A (ja) | タイミング発生回路、半導体試験装置および半導体試験方法ならびに半導体デバイス | |
| JPH0894722A (ja) | 半導体試験装置の波形整形器 | |
| JPH0575447A (ja) | タイミング校正方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031104 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |