JPH0575447A - タイミング校正方式 - Google Patents
タイミング校正方式Info
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- JPH0575447A JPH0575447A JP3263189A JP26318991A JPH0575447A JP H0575447 A JPH0575447 A JP H0575447A JP 3263189 A JP3263189 A JP 3263189A JP 26318991 A JP26318991 A JP 26318991A JP H0575447 A JPH0575447 A JP H0575447A
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Abstract
(57)【要約】
【目的】 半導体試験装置などにおいて、タイミング信
号を所望位相差で順次変化させる必要がある場合、専用
の位相測定回路を不要とし、その測定誤差に影響されな
い高精度のタイミング校正を実現する。 【構成】 遅延回路１４を校正される側、遅延回路１５
を基準となる側とする。最初、クロック発生器１０のク
ロック周期をＬｎｓに設定し、シフト回路１２を１サイ
クルシフト、シフト回路１３を０シフトとして、遅延回
路１５の遅延量をＬｎｓに固定する。次に、クロック発
生器１０のクロック周期をＡｎｓずつ減少させながら、
遅延回路１４の遅延量を変化させて、遅延回路１５の遅
延量に合せる。両者が合ったかどうかはラッチ回路１８
の出力変化で確認する。遅延回路１４の校正が終了した
ら、遅延回路１５を校正される側、遅延回路１４を基準
となる側として同様の動作を繰り返す。
号を所望位相差で順次変化させる必要がある場合、専用
の位相測定回路を不要とし、その測定誤差に影響されな
い高精度のタイミング校正を実現する。 【構成】 遅延回路１４を校正される側、遅延回路１５
を基準となる側とする。最初、クロック発生器１０のク
ロック周期をＬｎｓに設定し、シフト回路１２を１サイ
クルシフト、シフト回路１３を０シフトとして、遅延回
路１５の遅延量をＬｎｓに固定する。次に、クロック発
生器１０のクロック周期をＡｎｓずつ減少させながら、
遅延回路１４の遅延量を変化させて、遅延回路１５の遅
延量に合せる。両者が合ったかどうかはラッチ回路１８
の出力変化で確認する。遅延回路１４の校正が終了した
ら、遅延回路１５を校正される側、遅延回路１４を基準
となる側として同様の動作を繰り返す。
Description
【０００１】
【産業上の利用分野】本発明はタイミング校正方式に係
り、特に半導体試験装置などのテスト用タイミング信号
のタイミング校正方式に関する。
り、特に半導体試験装置などのテスト用タイミング信号
のタイミング校正方式に関する。
【０００２】
【従来の技術】従来、半導体試験装置などにおけるタイ
ミング校正は、図７に示すようにタイミング測定回路を
使い、被校正信号と基準信号との位相差を測定すること
で実現しているのが一般的である。
ミング校正は、図７に示すようにタイミング測定回路を
使い、被校正信号と基準信号との位相差を測定すること
で実現しているのが一般的である。
【０００３】図７において、基準クロック発生器７００
は基本となる一定周期の基準クロックを発生し、分周器
７１０は該基準クロックを分周して、任意のテストサイ
クルのタイミング信号を生成する。この分周器７１０の
出力について、オペレータの操作により可変遅延回路７
２０において可変的に任意に位相を遅延し、試験対象の
半導体部品に供給する。
は基本となる一定周期の基準クロックを発生し、分周器
７１０は該基準クロックを分周して、任意のテストサイ
クルのタイミング信号を生成する。この分周器７１０の
出力について、オペレータの操作により可変遅延回路７
２０において可変的に任意に位相を遅延し、試験対象の
半導体部品に供給する。
【０００４】タイミング校正時、可変遅延回路７２０の
出力を被校正信号としてタイミング測定回路７３０に与
え、同時に分周器７１０の出力を基準信号としてタイミ
ング測定回路７３０に与える。校正は次のようにして実
施する。なお、校正の位相単位はＭ（ｐｓ）とする。最
初、可変遅延回路７２０の遅延量を“０”として、タイ
ミング測定回路７３０において、分周器７１０の出力と
可変遅延回路７２０の出力との位相差を測定する。この
位相差をＬ（ｐｓ）とする。次に、タイミング測定回路
７３０を見ながら、上記位相差がＬ＋Ｍ，Ｌ＋３Ｍ，Ｌ
＋３Ｍ，…Ｌ＋ｎＭ（ｐｓ）になるように、可変遅延回
路７２０の遅延量を順次調整していく。そして、図８に
示すように、位相ａＭ（ａ＝１，２，…ｎ）と遅延量
（校正値）の対応表を作成する。さらに、必要に応じて
分周器７１０の周期を変えて同様の測定を繰返し行う。
出力を被校正信号としてタイミング測定回路７３０に与
え、同時に分周器７１０の出力を基準信号としてタイミ
ング測定回路７３０に与える。校正は次のようにして実
施する。なお、校正の位相単位はＭ（ｐｓ）とする。最
初、可変遅延回路７２０の遅延量を“０”として、タイ
ミング測定回路７３０において、分周器７１０の出力と
可変遅延回路７２０の出力との位相差を測定する。この
位相差をＬ（ｐｓ）とする。次に、タイミング測定回路
７３０を見ながら、上記位相差がＬ＋Ｍ，Ｌ＋３Ｍ，Ｌ
＋３Ｍ，…Ｌ＋ｎＭ（ｐｓ）になるように、可変遅延回
路７２０の遅延量を順次調整していく。そして、図８に
示すように、位相ａＭ（ａ＝１，２，…ｎ）と遅延量
（校正値）の対応表を作成する。さらに、必要に応じて
分周器７１０の周期を変えて同様の測定を繰返し行う。
【０００５】以上の操作により、任意のサイクルのタイ
ミング信号について、可変遅延回路７２０において位相
をＭ単位（ｐｓ）で任意に遅延させるのに必要な遅延量
（校正値）を得ることができる。半導体試験では、図８
の対応表に基づいて可変遅延回路７２０の遅延量を設定
すれば、所望のテストサイクルの所望の位相のタイミン
グ信号を半導体部品に供給し、テストすることが可能と
なる。
ミング信号について、可変遅延回路７２０において位相
をＭ単位（ｐｓ）で任意に遅延させるのに必要な遅延量
（校正値）を得ることができる。半導体試験では、図８
の対応表に基づいて可変遅延回路７２０の遅延量を設定
すれば、所望のテストサイクルの所望の位相のタイミン
グ信号を半導体部品に供給し、テストすることが可能と
なる。
【０００６】
【発明が解決しようとする課題】上記従来技術では、タ
イミング校正だけのためにわざわざ試験装置にタイミン
グ測定回路を接続しなければならない不便さがあり、さ
らにはタイミング測定回路の位相差測定誤差がそのまま
タイミング校正の誤差にプラスされてしまうという問題
がある。
イミング校正だけのためにわざわざ試験装置にタイミン
グ測定回路を接続しなければならない不便さがあり、さ
らにはタイミング測定回路の位相差測定誤差がそのまま
タイミング校正の誤差にプラスされてしまうという問題
がある。
【０００７】本発明の目的は、タイミング測定回路を不
要とし、その測定誤差に影響されない高精度のタイミン
グ校正を実現することにある。
要とし、その測定誤差に影響されない高精度のタイミン
グ校正を実現することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１では、基準クロックを発生する基準クロッ
ク発生器、前記基準クロックを任意に分周する分周器、
前記分周器の出力を各々前記基準クロックの周期単位に
シフト（サイクルシフト）するシフト回路とその出力を
任意に遅延する可変遅延回路とからなる第１及び第２の
タイミング回路系、前記第１及び第２のタイミング回路
系の出力のタイミングを比較する比較回路を備え、一方
のタイミング回路系を基準となる側、他のタイミング回
路系を校正される側として、前記基準クロックの周期を
所定単位ずつ変化させながら、基準となる側の出力に校
正される側の出力が合うように、該校正される側の可変
遅延回路の遅延量を変化させるようにしたことである。
に、請求項１では、基準クロックを発生する基準クロッ
ク発生器、前記基準クロックを任意に分周する分周器、
前記分周器の出力を各々前記基準クロックの周期単位に
シフト（サイクルシフト）するシフト回路とその出力を
任意に遅延する可変遅延回路とからなる第１及び第２の
タイミング回路系、前記第１及び第２のタイミング回路
系の出力のタイミングを比較する比較回路を備え、一方
のタイミング回路系を基準となる側、他のタイミング回
路系を校正される側として、前記基準クロックの周期を
所定単位ずつ変化させながら、基準となる側の出力に校
正される側の出力が合うように、該校正される側の可変
遅延回路の遅延量を変化させるようにしたことである。
【０００９】また、請求項２の発明では、基準クロック
を発生する基準クロック発生器、前記基準クロックを任
意に分周する分周器、前記分周器の出力を各々サイクル
シフトするシフト回路とその出力を任意に遅延する可変
遅延回路とからなる３組以上のタイミング回路系群、前
記タイミング回路系群から任意の２組のタイミング回路
系を選択する選択回路、前記選択された２組のタイミン
グ回路系の出力のタイミングを比較する比較回路を備
え、前記選択された一方のタイミング回路系を基準とな
る側、他のタイミング回路系を校正される側として、前
記基準クロックの周期を所定単位ずつ変化させながら、
基準となる側の出力に校正される側の出力が合うよう
に、該校正される側の可変遅延回路の遅延量を変化させ
るようにしたことである。
を発生する基準クロック発生器、前記基準クロックを任
意に分周する分周器、前記分周器の出力を各々サイクル
シフトするシフト回路とその出力を任意に遅延する可変
遅延回路とからなる３組以上のタイミング回路系群、前
記タイミング回路系群から任意の２組のタイミング回路
系を選択する選択回路、前記選択された２組のタイミン
グ回路系の出力のタイミングを比較する比較回路を備
え、前記選択された一方のタイミング回路系を基準とな
る側、他のタイミング回路系を校正される側として、前
記基準クロックの周期を所定単位ずつ変化させながら、
基準となる側の出力に校正される側の出力が合うよう
に、該校正される側の可変遅延回路の遅延量を変化させ
るようにしたことである。
【００１０】また、請求項３の発明では、各タイミング
回路系は、さらにスキュー調整用の補助遅延回路を設け
るようにしたことである。
回路系は、さらにスキュー調整用の補助遅延回路を設け
るようにしたことである。
【００１１】
【作用】タイミング校正を実施する際、まず、基準クロ
ックの周期をある値に設定し、分周器の出力について、
例えば校正される側をサイクルシフトし、基準となる側
の可変遅延回路を遅延量を該サイクルシフトした出力に
合うように変化させて固定する。その後、基準クロック
の周期を所望単位ずつ変化させながら、基準となる側の
出力に合うように、校正される側の可変遅延回路の遅延
量を変化させる動作を繰り返す。これにより、タイミン
グ測定回路を使用せずとも、最初に設定した基準クロッ
クの周期を標準として、所望の遅延量単位で正確にタイ
ミング校正を行うことが可能になる。また、基準となる
側と校正される側を交換して同様の動作を繰り返えせ
ば、複数のタイミング回路系のタイミング校正が可能で
ある。
ックの周期をある値に設定し、分周器の出力について、
例えば校正される側をサイクルシフトし、基準となる側
の可変遅延回路を遅延量を該サイクルシフトした出力に
合うように変化させて固定する。その後、基準クロック
の周期を所望単位ずつ変化させながら、基準となる側の
出力に合うように、校正される側の可変遅延回路の遅延
量を変化させる動作を繰り返す。これにより、タイミン
グ測定回路を使用せずとも、最初に設定した基準クロッ
クの周期を標準として、所望の遅延量単位で正確にタイ
ミング校正を行うことが可能になる。また、基準となる
側と校正される側を交換して同様の動作を繰り返えせ
ば、複数のタイミング回路系のタイミング校正が可能で
ある。
【００１２】
【実施例】以下、本発明の実施例を図面により説明す
る。図１は本発明の一実施例の構成図である。図中、基
準クロック発生器１０はタイミング校正の基本となる基
準クロックを発生させるもので、該基準クロックの発生
周期は変化できないようになっている。分周器１１は基
準クロック発生器１０から出力される基準クロックを分
周し、任意のテストサイクルのタイミング信号を生成す
るものである。シフト回路１２，１３は、基準クロック
発生器１０の基準クロックの周期単位（サイクル単位）
に、分周器１１の出力を任意にシフト（サイクルシフ
ト）するもので、可変遅延回路１４，１５は、シフト回
路１２，１３の出力の位相を任意に遅延するもの、補助
遅延回路１６，１７はスキュー調整用のものである。ラ
ッチ回路１８は一種の比較回路であり、Ｄ入力側とＴ入
力側に入るパルスのタイミングを確認するためのもので
ある。ここで、シフト回路１２、可変遅延回路１４、補
助遅延回路１６が一方のタイミング回路系を、シフト回
路１３、可変遅延回路１５、補助遅延回路１７で他方の
タイミング回路系を構成し、各々シフト回路１２，１３
は分周器１１の出力を基準クロックの周期単位で遅延
し、可変遅延回路１４，１５は該基準クロック周期単位
での遅延の間を補うものである。各系で、可変遅延回路
１４，１５がタイミング校正の対象となる。
る。図１は本発明の一実施例の構成図である。図中、基
準クロック発生器１０はタイミング校正の基本となる基
準クロックを発生させるもので、該基準クロックの発生
周期は変化できないようになっている。分周器１１は基
準クロック発生器１０から出力される基準クロックを分
周し、任意のテストサイクルのタイミング信号を生成す
るものである。シフト回路１２，１３は、基準クロック
発生器１０の基準クロックの周期単位（サイクル単位）
に、分周器１１の出力を任意にシフト（サイクルシフ
ト）するもので、可変遅延回路１４，１５は、シフト回
路１２，１３の出力の位相を任意に遅延するもの、補助
遅延回路１６，１７はスキュー調整用のものである。ラ
ッチ回路１８は一種の比較回路であり、Ｄ入力側とＴ入
力側に入るパルスのタイミングを確認するためのもので
ある。ここで、シフト回路１２、可変遅延回路１４、補
助遅延回路１６が一方のタイミング回路系を、シフト回
路１３、可変遅延回路１５、補助遅延回路１７で他方の
タイミング回路系を構成し、各々シフト回路１２，１３
は分周器１１の出力を基準クロックの周期単位で遅延
し、可変遅延回路１４，１５は該基準クロック周期単位
での遅延の間を補うものである。各系で、可変遅延回路
１４，１５がタイミング校正の対象となる。
【００１３】タイミング校正に先立って、シフト回路１
２，１３のシフト量を０、可変遅延回路１４，１５の遅
延量も“０”として、基準クロック発生器１０から任意
の基準クロックを出力する。この基準クロックは分周器
１１にて所定周期に分周され、一方はシフト回路１２、
可変遅延回路１４、補助遅延回路１６を通ってラッチ回
路１８のＤ入力側に入り、他方はシフト回路１３、可変
遅延回路１５、補助遅延回路１７を通ってラッチ回路１
８のＴ入力側に入る。ラッチ回路１８のＱ出力は、両系
の信号のクロック（タイミング）が一致していれば
“１”、一致していなければ“０”となる。このラッチ
回路１８のＱ出力が“０”の場合、“１”が現われるよ
うに、オペータは補助遅延回路１６，１７の遅延量を調
整する。これがタイミング校正に先立って行うスキュー
調整である。
２，１３のシフト量を０、可変遅延回路１４，１５の遅
延量も“０”として、基準クロック発生器１０から任意
の基準クロックを出力する。この基準クロックは分周器
１１にて所定周期に分周され、一方はシフト回路１２、
可変遅延回路１４、補助遅延回路１６を通ってラッチ回
路１８のＤ入力側に入り、他方はシフト回路１３、可変
遅延回路１５、補助遅延回路１７を通ってラッチ回路１
８のＴ入力側に入る。ラッチ回路１８のＱ出力は、両系
の信号のクロック（タイミング）が一致していれば
“１”、一致していなければ“０”となる。このラッチ
回路１８のＱ出力が“０”の場合、“１”が現われるよ
うに、オペータは補助遅延回路１６，１７の遅延量を調
整する。これがタイミング校正に先立って行うスキュー
調整である。
【００１４】タイミング校正は次のようにして実施す
る。以下、初めに可変遅延回路１４について校正し、次
に可変遅延回路１５について校正するものとする。な
お、校正単位は１（ｎｓ）とする。
る。以下、初めに可変遅延回路１４について校正し、次
に可変遅延回路１５について校正するものとする。な
お、校正単位は１（ｎｓ）とする。
【００１５】最初、基準クロック発生器１０のクロック
発生周期をＬ（ｎｓ）に設定する。校正される側のシフ
ト回路１２のシフト量は基準クロック１周期分（一般に
はサイクル単位で任意の周期分でよい）に設定し、基準
となる側のシフト回路１３のシフト量は“０”に設定す
る。校正対象の可変遅延回路１４の遅延量は、最初、
“０”とする。この場合のタイミングチャートを図２に
示す。なお、図２では各回路内部での遅延、補助遅延回
路１６，１７での遅延は省略してある。
発生周期をＬ（ｎｓ）に設定する。校正される側のシフ
ト回路１２のシフト量は基準クロック１周期分（一般に
はサイクル単位で任意の周期分でよい）に設定し、基準
となる側のシフト回路１３のシフト量は“０”に設定す
る。校正対象の可変遅延回路１４の遅延量は、最初、
“０”とする。この場合のタイミングチャートを図２に
示す。なお、図２では各回路内部での遅延、補助遅延回
路１６，１７での遅延は省略してある。
【００１６】基準クロック発生器１０から周期Ｌ（ｎ
ｓ）の基準クロックＡが出力し、それが分周器１１で所
望テストサイクルに分周される。便宜上、図２では１／
２分周されるとしている。分周器１１の出力Ｂは、校正
される側のシフト回路１２によって基準クロック１周期
分サイクルシフトされ（信号Ｃ）、可変遅延回路１４を
そのまま通過し、ラッチ回路１８のＤ入力側に入る（信
号Ｄ）。また、分周器１１の出力Ｂは、基準となる側の
シフト回路１３をそのまま通過し（信号Ｅ）、可変遅延
回路１５を通ってラッチ回路１８のＴ入力側に入る（信
号Ｆ）。この時、オペレータは可変遅延回路１５を使用
して、基準となる側のシフト回路１３の出力Ｅを遅延
し、信号Ｆが信号Ｄのクロックに合ったところで固定す
る（図２の信号Ｆ中、破線が遅延前、実線が遅延後を示
す）。信号Ｄと信号Ｆのクロックが合ったかどうかは、
ラッチ回路１８の出力Ｇを見て確認する。信号Ｆが信号
Ｄに合った時、可変遅延回路１５の遅延量は基準クロッ
ク１周期分、即ち、Ｌ（ｎｓ）である。
ｓ）の基準クロックＡが出力し、それが分周器１１で所
望テストサイクルに分周される。便宜上、図２では１／
２分周されるとしている。分周器１１の出力Ｂは、校正
される側のシフト回路１２によって基準クロック１周期
分サイクルシフトされ（信号Ｃ）、可変遅延回路１４を
そのまま通過し、ラッチ回路１８のＤ入力側に入る（信
号Ｄ）。また、分周器１１の出力Ｂは、基準となる側の
シフト回路１３をそのまま通過し（信号Ｅ）、可変遅延
回路１５を通ってラッチ回路１８のＴ入力側に入る（信
号Ｆ）。この時、オペレータは可変遅延回路１５を使用
して、基準となる側のシフト回路１３の出力Ｅを遅延
し、信号Ｆが信号Ｄのクロックに合ったところで固定す
る（図２の信号Ｆ中、破線が遅延前、実線が遅延後を示
す）。信号Ｄと信号Ｆのクロックが合ったかどうかは、
ラッチ回路１８の出力Ｇを見て確認する。信号Ｆが信号
Ｄに合った時、可変遅延回路１５の遅延量は基準クロッ
ク１周期分、即ち、Ｌ（ｎｓ）である。
【００１７】次に、基準クロック発生器１０のクロック
発生周期をＬ−１（ｎｓ）に設定する。校正される側の
シフト回路１２のシフト量は基準クロック１周期分のま
まとし、基準となる側のシフト回路１３のシフト量は
“０”のままとする。上記の如く、可変遅延回路１５の
遅延量はＬ（ｎｓ）である。この場合のタイムチャート
を図３に示す。図３でも、回路内部、補助遅延回路１
６，１７での遅延は省略してある。
発生周期をＬ−１（ｎｓ）に設定する。校正される側の
シフト回路１２のシフト量は基準クロック１周期分のま
まとし、基準となる側のシフト回路１３のシフト量は
“０”のままとする。上記の如く、可変遅延回路１５の
遅延量はＬ（ｎｓ）である。この場合のタイムチャート
を図３に示す。図３でも、回路内部、補助遅延回路１
６，１７での遅延は省略してある。
【００１８】基準クロック発生器１０から周期Ｌ−１
（ｎｓ）の基準クロックＡが出力し、それが分周器１１
で１／２分周される。分周器１１の出力Ｂは、シフト回
路１２によって基準クロック１周期分、即ち、Ｌ−１
（ｎｓ）サイクルシフトされ（信号Ｃ）、可変遅延回路
１４を通過してラッチ回路１８のＤ入力側に入る（信号
Ｄ）。また、分周器１１の出力Ｂは、シフト回路１３を
そのまま通過し（信号Ｅ）、可変遅延回路１５でＬ（ｎ
ｓ）遅延されてラッチ回路１８のＴ入力側に入る（信号
Ｆ）。ここで、信号Ｄが信号Ｆのクロックに合うよう
に、校正対象の可変遅延回路１４の遅延量を増加してい
く。信号Ｄと信号Ｆのクロックが合ったかどうかは、ラ
ッチ回路１８の出力Ｅを見て確認する。いま、分周器１
１の出力Ｂについて、校正される側のシフト回路１２で
はＬ−１（ｎｓ）だけ遅延（シフト）され、基準となる
側のシフト回路１３ではシフト量が“０”、可変遅延回
路１５ではＬ（ｎｓ）だけ遅延されるため、信号Ｄが信
号Ｆのクロックに合った時、可変遅延回路１４の遅延量
は１（ｎｓ）となる（図３の信号Ｄ中、破線が遅延前、
実線が遅延後を示す）。即ち、可変遅延回路１４につい
て、遅延量１（ｎｓ）のタイミング校正が行われたこと
になる。
（ｎｓ）の基準クロックＡが出力し、それが分周器１１
で１／２分周される。分周器１１の出力Ｂは、シフト回
路１２によって基準クロック１周期分、即ち、Ｌ−１
（ｎｓ）サイクルシフトされ（信号Ｃ）、可変遅延回路
１４を通過してラッチ回路１８のＤ入力側に入る（信号
Ｄ）。また、分周器１１の出力Ｂは、シフト回路１３を
そのまま通過し（信号Ｅ）、可変遅延回路１５でＬ（ｎ
ｓ）遅延されてラッチ回路１８のＴ入力側に入る（信号
Ｆ）。ここで、信号Ｄが信号Ｆのクロックに合うよう
に、校正対象の可変遅延回路１４の遅延量を増加してい
く。信号Ｄと信号Ｆのクロックが合ったかどうかは、ラ
ッチ回路１８の出力Ｅを見て確認する。いま、分周器１
１の出力Ｂについて、校正される側のシフト回路１２で
はＬ−１（ｎｓ）だけ遅延（シフト）され、基準となる
側のシフト回路１３ではシフト量が“０”、可変遅延回
路１５ではＬ（ｎｓ）だけ遅延されるため、信号Ｄが信
号Ｆのクロックに合った時、可変遅延回路１４の遅延量
は１（ｎｓ）となる（図３の信号Ｄ中、破線が遅延前、
実線が遅延後を示す）。即ち、可変遅延回路１４につい
て、遅延量１（ｎｓ）のタイミング校正が行われたこと
になる。
【００１９】以下、基準クロック発生器１０のクロック
発生周期を、校正したい遅延量単位で順次変化させなが
ら、上記操作を繰返し実施する。そして、図８のような
表を作成する。可変遅延回路１４についてタイミング校
正が終了したら、基準となる側と校正される側を交換
し、同様の手順により可変遅延回路１５についてタイミ
ング校正を行う。
発生周期を、校正したい遅延量単位で順次変化させなが
ら、上記操作を繰返し実施する。そして、図８のような
表を作成する。可変遅延回路１４についてタイミング校
正が終了したら、基準となる側と校正される側を交換
し、同様の手順により可変遅延回路１５についてタイミ
ング校正を行う。
【００２０】以上により、タイミング測定回路を使用せ
ずともタイミング校正が可能である。しかも、半導体等
の試験では、分周器１１、シフト回路１２，１３及び可
変遅延回路１４，１５を使用して、種々の組合せのタイ
ミング信号を作成することにより、きめ細かなテストが
可能になる。
ずともタイミング校正が可能である。しかも、半導体等
の試験では、分周器１１、シフト回路１２，１３及び可
変遅延回路１４，１５を使用して、種々の組合せのタイ
ミング信号を作成することにより、きめ細かなテストが
可能になる。
【００２１】図２、図３の動作例では、最初、基準クロ
ックの周期を最大Ｌ（ｎｓ）に設定し、これをａ（ｎ
ｓ）（例では、ａ＝１）ずつ減少させながらタイミング
校正を実施するとしたが、逆に基準クロックの周期を最
小に設定し、これをａ（ｎｓ）ずつ増加させても、同様
にタイミング校正を実施することが可能である。但し、
この場合は補助遅延回路１６，１７も使用する。図４及
び図５に、この場合のタイミングチャートを示す。図４
及び図５でも、可変遅延回路１４を校正対象とし、校正
単位は１（ｎｓ）としている。
ックの周期を最大Ｌ（ｎｓ）に設定し、これをａ（ｎ
ｓ）（例では、ａ＝１）ずつ減少させながらタイミング
校正を実施するとしたが、逆に基準クロックの周期を最
小に設定し、これをａ（ｎｓ）ずつ増加させても、同様
にタイミング校正を実施することが可能である。但し、
この場合は補助遅延回路１６，１７も使用する。図４及
び図５に、この場合のタイミングチャートを示す。図４
及び図５でも、可変遅延回路１４を校正対象とし、校正
単位は１（ｎｓ）としている。
【００２２】図４に示すように、最初、基準クロック発
生器１０のクロック発生周期をＬ（ｎｓ）に設定する。
本例ではこのＬ（ｎｓ）が最小の基準クロック周期とな
る。校正される側のシフト回路１２のシフト量を“０”
に設定し、基準となる側のシフト回路１３のシフト量を
基準クロック１周期分に設定する。可変遅延回路１４，
１５の遅延量はともに“０”とする。
生器１０のクロック発生周期をＬ（ｎｓ）に設定する。
本例ではこのＬ（ｎｓ）が最小の基準クロック周期とな
る。校正される側のシフト回路１２のシフト量を“０”
に設定し、基準となる側のシフト回路１３のシフト量を
基準クロック１周期分に設定する。可変遅延回路１４，
１５の遅延量はともに“０”とする。
【００２３】基準クロック発生器１０から周期Ｌ（ｎ
ｓ）の基準クロックＡが出力し、それが分周器１１で１
／２分周される。分周器１１の出力Ｂは、基準となる側
のシフト回路１３によって基準クロック１周期分サイク
ルシフトされ（図４の信号Ｅ）、可変遅延回路１５をそ
のまま通過し、ラッチ回路１８のＴ入力側に入る（図４
の信号Ｆ）。また、分周器１１の出力Ｂは、校正される
側のシフト回路１２をそのまま通過し（図４の信号
Ｃ）、可変遅延回路１４もそのまま通過してラッチ回路
１８のＤ入力側に入る（図４の信号Ｄ）。この時、オペ
レータは補助遅延回路１６を使用して、信号Ｄが信号Ｆ
のクロックに合うように調整し、合った所で固定する
（図４の信号Ｄ中、破線が調整前、実線が調整後を示
す）。このときの補助遅延回路１６の遅延量はＬ（ｎ
ｓ）である。信号Ｄと信号Ｆのクロックが合ったかどう
かは、ラッチ回路１８の出力Ｇを見て確認する。
ｓ）の基準クロックＡが出力し、それが分周器１１で１
／２分周される。分周器１１の出力Ｂは、基準となる側
のシフト回路１３によって基準クロック１周期分サイク
ルシフトされ（図４の信号Ｅ）、可変遅延回路１５をそ
のまま通過し、ラッチ回路１８のＴ入力側に入る（図４
の信号Ｆ）。また、分周器１１の出力Ｂは、校正される
側のシフト回路１２をそのまま通過し（図４の信号
Ｃ）、可変遅延回路１４もそのまま通過してラッチ回路
１８のＤ入力側に入る（図４の信号Ｄ）。この時、オペ
レータは補助遅延回路１６を使用して、信号Ｄが信号Ｆ
のクロックに合うように調整し、合った所で固定する
（図４の信号Ｄ中、破線が調整前、実線が調整後を示
す）。このときの補助遅延回路１６の遅延量はＬ（ｎ
ｓ）である。信号Ｄと信号Ｆのクロックが合ったかどう
かは、ラッチ回路１８の出力Ｇを見て確認する。
【００２４】次に、図５に示すように、基準クロック発
生器１０のクロック発生周期をＬ＋１（ｎｓ）に設定す
る。校正される側のシフト回路１２のシフト量は、
“０”、基準となる側のシフト回路１３のシフト量は基
準クロック１周期分である。なお、補助遅延回路１６の
遅延量はＬ（ｎｓ）である。
生器１０のクロック発生周期をＬ＋１（ｎｓ）に設定す
る。校正される側のシフト回路１２のシフト量は、
“０”、基準となる側のシフト回路１３のシフト量は基
準クロック１周期分である。なお、補助遅延回路１６の
遅延量はＬ（ｎｓ）である。
【００２５】基準クロック発生器１０から周期Ｌ＋１
（ｎｓ）の基準クロックＡが出力し、それが分周器１１
で１／２分周される。分周器１１の出力Ｂは、基準とな
る側のシフト回路１３によって基準クロック１周期分、
即ち、Ｌ＋１（ｎｓ）サイクルシフトされ（図５の信号
Ｅ）、可変遅延回路１５を通過してラッチ回路１８のＴ
入力側に入る（図５の信号Ｆ）。また、分周器１１の出
力Ｂは、校正される側のシフト回路１２をそのまま通過
し（図５の信号Ｃ）、可変遅延回路１４を通り、補助遅
延回路１６でＬ（ｎｓ）遅延されてラッチ回路１８のＤ
入力側に入る（図５の信号Ｄ）。この時、信号Ｄが信号
Ｆのクロックに合うように、校正対象の可変遅延回路１
４の遅延量を増加していく。信号Ｄと信号Ｆのクロック
が合ったかどうかは、ラッチ回路１８の出力Ｇを見て確
認する。ここで、補助遅延回路１６の遅延量はＬ（ｎ
ｓ）、シフト回路１３のシフト量（遅延量）はＬ＋１
（ｎｓ）であるため、信号Ｄが信号Ｆのクロックに合っ
た時、可変遅延回路１４の遅延量は１（ｎｓ）となる
（図５の信号Ｄ中、破線が遅延前、実線が遅延後を示
す）。即ち、可変遅延回路１４について、遅延量１（ｎ
ｓ）のタイミング校正が行われたことになる。
（ｎｓ）の基準クロックＡが出力し、それが分周器１１
で１／２分周される。分周器１１の出力Ｂは、基準とな
る側のシフト回路１３によって基準クロック１周期分、
即ち、Ｌ＋１（ｎｓ）サイクルシフトされ（図５の信号
Ｅ）、可変遅延回路１５を通過してラッチ回路１８のＴ
入力側に入る（図５の信号Ｆ）。また、分周器１１の出
力Ｂは、校正される側のシフト回路１２をそのまま通過
し（図５の信号Ｃ）、可変遅延回路１４を通り、補助遅
延回路１６でＬ（ｎｓ）遅延されてラッチ回路１８のＤ
入力側に入る（図５の信号Ｄ）。この時、信号Ｄが信号
Ｆのクロックに合うように、校正対象の可変遅延回路１
４の遅延量を増加していく。信号Ｄと信号Ｆのクロック
が合ったかどうかは、ラッチ回路１８の出力Ｇを見て確
認する。ここで、補助遅延回路１６の遅延量はＬ（ｎ
ｓ）、シフト回路１３のシフト量（遅延量）はＬ＋１
（ｎｓ）であるため、信号Ｄが信号Ｆのクロックに合っ
た時、可変遅延回路１４の遅延量は１（ｎｓ）となる
（図５の信号Ｄ中、破線が遅延前、実線が遅延後を示
す）。即ち、可変遅延回路１４について、遅延量１（ｎ
ｓ）のタイミング校正が行われたことになる。
【００２６】以下、基準クロック発生器１０のクロック
発生周期を、例えばＬ＋２（ｎｓ）、Ｌ＋３（ｎｓ）…
のように、校正したい遅延量単位で順次変化させなが
ら、同様の操作を繰返し実施する。
発生周期を、例えばＬ＋２（ｎｓ）、Ｌ＋３（ｎｓ）…
のように、校正したい遅延量単位で順次変化させなが
ら、同様の操作を繰返し実施する。
【００２７】上記可変遅延回路１４についてタイミング
校正をしたなら、基準となる側と校正された側とを交換
し、同様の手順により可変遅延回路１５についてタイミ
ング校正を行えばよい。このようにして、スキュー調整
用の補助遅延回路１６，１７を活用すれば、基準クロッ
クの周期を最小値に設定し、それを所望単位ずつ増加さ
せてタイミング校正を実施することができる。
校正をしたなら、基準となる側と校正された側とを交換
し、同様の手順により可変遅延回路１５についてタイミ
ング校正を行えばよい。このようにして、スキュー調整
用の補助遅延回路１６，１７を活用すれば、基準クロッ
クの周期を最小値に設定し、それを所望単位ずつ増加さ
せてタイミング校正を実施することができる。
【００２８】図６は本発明の他の実施例の構成図であ
る。これは、シフト回路６２０、可変遅延回路６３０及
び補助遅延回路６４０からなるタイミング回路系を多数
組（図６ではｎ組）備え、そのうちの２組ずつを選択回
路６５０で任意に選択してタイミング校正を実施するよ
うにしたものである。２組のタイミング回路系を選択後
のタイミング校正動作は図１と同じであるので、説明は
省略する。
る。これは、シフト回路６２０、可変遅延回路６３０及
び補助遅延回路６４０からなるタイミング回路系を多数
組（図６ではｎ組）備え、そのうちの２組ずつを選択回
路６５０で任意に選択してタイミング校正を実施するよ
うにしたものである。２組のタイミング回路系を選択後
のタイミング校正動作は図１と同じであるので、説明は
省略する。
【００２９】
【発明の効果】請求項１乃至３の発明によれば、従来必
要であったタイミング測定用の専用回路が不要となり、
その誤差の影響をなくすことが可能である。また、校正
の基準となる遅延タイミングを基準クロックの周期によ
り作成している為、より高い精度のタイミング校正が可
能となる。
要であったタイミング測定用の専用回路が不要となり、
その誤差の影響をなくすことが可能である。また、校正
の基準となる遅延タイミングを基準クロックの周期によ
り作成している為、より高い精度のタイミング校正が可
能となる。
【００３０】請求項２の発明になれば、多数のタイミン
グ回路系の校正が容易に実施できる。さらに、請求項３
の発明によれば、基準クロックの周期を減少あるいは増
加のいずれに変化させてもタイミング校正を実施でき、
校正に幅を持たせることが可能になる。
グ回路系の校正が容易に実施できる。さらに、請求項３
の発明によれば、基準クロックの周期を減少あるいは増
加のいずれに変化させてもタイミング校正を実施でき、
校正に幅を持たせることが可能になる。
【図１】本発明のタイミング校正方式の一実施例の構成
図である。
図である。
【図２】図１の動作例を説明するためのタイミングチャ
ートである。
ートである。
【図３】同じく図１の動作例を説明するためのタイミン
グチャートである。
グチャートである。
【図４】図１の他の動作例を説明するためのタイミング
チャートである。
チャートである。
【図５】同じく図１の他の動作例を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図６】本発明のタイミング校正方式の他の実施例の構
成図である。
成図である。
【図７】従来のタイミング校正方式の構成図である。
【図８】タイミング校正で得られる位相と遅延量の対応
表を示す図である。
表を示す図である。
１０ 基準クロック発生器 １１ 分
周器 １２，１３ シフト回路 １４，１５
可変遅延回路 １６，１７ 補助遅延回路 １８
ラッチ回路(比較回路）
周器 １２，１３ シフト回路 １４，１５
可変遅延回路 １６，１７ 補助遅延回路 １８
ラッチ回路(比較回路）
Claims (3)
- 【請求項１】 基準クロックを発生する基準クロック発
生器、前記基準クロックを任意に分周する分周器、前記
分周器の出力を各々前記基準クロックの周期単位にシフ
ト（以下、サイクルシフトと称す）するシフト回路とそ
の出力を任意に遅延する可変遅延回路とからなる第１及
び第２のタイミング回路系、前記第１及び第２のタイミ
ング回路系の出力のタイミングを比較する比較回路を備
え、一方のタイミング回路系を基準となる側、他のタイ
ミング回路系を校正される側として、前記基準クロック
の周期を所定単位ずつ変化させながら、基準となる側の
出力に校正される側の出力が合うように、該校正される
側の可変遅延回路の遅延量を変化させることを特徴とす
るタイミング校正方式。 - 【請求項２】 基準クロックを発生する基準クロック発
生器、前記基準クロックを任意に分周する分周器、前記
分周器の出力を各々サイクルシフトするシフト回路とそ
の出力を任意に遅延する可変遅延回路とからなる３組以
上のタイミング回路系群、前記タイミング回路系群から
任意の２組のタイミング回路系を選択する選択回路、前
記選択された２組のタイミング回路系の出力のタイミン
グを比較する比較回路を備え、前記選択された一方のタ
イミング回路系を基準となる側、他のタイミング回路系
を校正される側として、前記基準クロックの周期を所定
単位ずつ変化させながら、基準となる側の出力に校正さ
れる側の出力が合うように、該校正される側の可変遅延
回路の遅延量を変化させることを特徴とするタイミング
校正方式。 - 【請求項３】 各タイミング回路系は、さらにスキュー
調整用の補助遅延回路を備えていることを特徴とする請
求項１もしくは２記載のタイミング校正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03263189A JP3126436B2 (ja) | 1991-09-13 | 1991-09-13 | タイミング校正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03263189A JP3126436B2 (ja) | 1991-09-13 | 1991-09-13 | タイミング校正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575447A true JPH0575447A (ja) | 1993-03-26 |
| JP3126436B2 JP3126436B2 (ja) | 2001-01-22 |
Family
ID=17386010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03263189A Expired - Fee Related JP3126436B2 (ja) | 1991-09-13 | 1991-09-13 | タイミング校正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3126436B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448799B1 (en) | 1999-09-30 | 2002-09-10 | Hitachi Electronics Engineering Co., Ltd. | Timing adjustment method and apparatus for semiconductor IC tester |
-
1991
- 1991-09-13 JP JP03263189A patent/JP3126436B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448799B1 (en) | 1999-09-30 | 2002-09-10 | Hitachi Electronics Engineering Co., Ltd. | Timing adjustment method and apparatus for semiconductor IC tester |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3126436B2 (ja) | 2001-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |