JP4337966B2 - 半導体試験装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、波形モードDNRZにて、クロックの近接制限緩和機能を使用して、クロックを出力しないオープン設定をした場合でも期待の出力波形が得られる半導体試験装置に関する。
【0002】
【従来の技術】
従来技術の例について、図4〜図7を参照して説明する。
最初に、半導体試験装置の概要について、図4のブロック図を参照して説明する。
半導体試験装置の要部は、パターン発生器5と、波形整形器6と、論理比較器7と、ドライバDRと、コンパレータCPとで構成している。
但し、ドライバDRとコンパレータCPとは、被試験デバイスのDUT91の各ピンに対応して多数あるが、図を簡明とするためそれぞれ1つを示している。
【0003】
パターン発生器5は、基本クロック信号に同期して論理データの複数の試験パターンPATA/PATBと、試験周期RATEと、期待値とを発生する。
【0004】
波形整形器6は、パターン発生器5からの試験周期のRATEと論理データのパターンとで試験信号を生成しドライバDRに出力する。
【0005】
波形整形器6から出力した試験信号は、ドライバDRにより所定の論理電圧(VIH、VIL)に設定され、DUT91の入力ピンに与える。
【0006】
DUT91の出力ピンからの出力信号は、コンパレータCPの比較電圧(VOH、VOL)により電圧比較した後、論理信号として論理比較器7へ出力する。
【0007】
論理比較器7は、コンパレータCPの論理出力信号と、パターン発生器5からの期待値とを論理比較してパス/フェイル判定をおこなう。
【0008】
次に、波形整形器6について構成と詳細動作について図5を参照して説明する。
図5に示すように、波形整形器6は、制御部10と、遅延設定メモリ21、22と、遅延回路31、32、33、34と、RSフリップフロップ11と、ANDゲート51、52、53、54と、ORゲート61、62と、近接制限緩和部12とで構成している。
但し、本実施例ではAクロック(ACLK)は使用しないので省略している。
【0009】
制御部10は、試験周期RATEによりクロック設定と発生の制御等をおこなう。
【0010】
遅延設定メモリ21、22は、制御部10で発生出力した各クロックデータを最小試験周期RATEの整数倍の遅延時間のデータとして出力する。
例えば、最小の試験周期RATE=8nsとしたとき、8ns、16ns、・・・の遅延データを出力する。
また、プログラムにより各クロックのオープン(OPEN)設定されたパターンの遅延クロックを出力しない。
【0011】
遅延回路31、32、33、34は、試験周期未満の遅延時間で信号を遅延出力する回路である。
【0012】
RSフリップフロップ11は、ORゲート61、62により論理和されたクロックBCLKとクロックCCLKのセット/リセット信号で波形整形された信号を出力する。
【0013】
近接制限緩和部12は、近接クロックパルスの出力を禁止して高速動作をさせるロジック回路で構成している。
【0014】
次に、近接制限緩和部12の機能について図6を参照して動作を説明する。
図6に示すように、近接制限緩和部12は、フリップフロップ41、43、44と、ゲート手段81〜88とでロジック回路を構成している。
【0015】
そして、パターンPATAの論理データの”1”は、フリップフロップ41においてRATEごとに取り込まれてカレントサイクル(本サイクル:C−PATA)によるBCLKのセット信号(B−SET)としてゲート手段81を介して出力される。
また、パターンPATAの論理データの”0”は、フリップフロップ41においてRATEごとに取り込まれてカレントサイクル(本サイクル:C−PATA)によるBCLKのリセット信号(B−RST)としてゲート手段83を介して出力される。
【0016】
同様に、パターンPATBの論理データの”1”は、フリップフロップ43においてRATEごとに取り込まれてカレントサイクル(本サイクル:C−PATB)によるCCLKのセット信号(C−SET)としてゲート手段85を介して出力される。
また、パターンPATBの論理データの”0”は、フリップフロップ43においてRATEごとに取り込まれてカレントサイクル(本サイクル:C−PATB)によるCCLKのリセット信号(C−RST)としてゲート手段87を介して出力される。
【0017】
また、パターンPATBの前サイクルの論理データの”1”または”0”は、フリップフロップ44において1つ前サイクルのRATEにより取り込まれて前サイクル(Previaus)のP−PATBとして出力される。
【0018】
そして、フリップフロップ41の出力と、フリップフロップ44との出力とをゲート手段82で受けて論理積をとって出力が一致したとき、フリップフロップ41の出力をゲート手段81で禁止する。
つまり、ゲート手段82、81により、前サイクルのパターンPATBの論理が1で、続く本サイクルのパターンPATAが論理1のとき、本サイクルのセット(B−SET)出力を禁止する。
【0019】
また、ゲート手段84、83により、前サイクルのパターンPATBの論理が0で、続く本サイクルのパターンPATAが論理0のとき、本サイクルのリセット(B−RST)出力を禁止する。
【0020】
同様に、ゲート手段86、85により、本サイクルのパターンPATAの論理が1で、本サイクルのパターンPATBが論理1のとき、本サイクルのセット(C−SET)出力を禁止する。
【0021】
また、ゲート手段88、87により、本サイクルのパターンPATAの論理が0で、本サイクルのパターンPATBが論理0のとき、本サイクルのリセット(C−RST)出力を禁止する。
【0022】
次に、試験信号の波形モードをDNRZ(Double Nonreturn to Zero)として説明する。
ここで、波形モードDNRZとは、1サイクル中で2つのNRZ(Nonreturn to Zero)を発生する波形である。
例えば、1サイクル中にパターンPATAとPATBとを交互に出力し、パターンPATAが論理1のときクロックBCLKでセット信号を出力し、パターンPATBが論理1のときクロックCCLKでセット信号を出力する。
また、1サイクル中にパターンPATAとPATBとを交互に出力し、パターンPATAが論理0のときクロックBCLKでリセット信号を出力し、パターンPATBが論理0のときクロックCCLKでリセット信号を出力する。
【0023】
基本的に、クロック発生は、論理データのパターン制御によっておこなわれ、同一または連続サイクルで異なった論理データのパターンが印加された場合、全サイクルで設定クロックを発生するが、連続して発生するサイクルで同一論理パターンが印加された場合、2つのクロックが近接すると波形が分離されず1つとなって図5に示すSRフリップフロップ11が誤動作する。
【0024】
そこで、連続して発生するサイクルで同一論理パターンが連続して印加された場合、すなわちセット、セット、・・・のときの2つ目以後のセットパルス、またはリセット、リセット、・・・のときの2つ目以後のリセットパルスを出力禁止して近接制限を緩和している。
【0025】
次に、図7のタイミングチャートを参照して下記の具体例で説明する。
RATE=8ns
BCLK=2ns
CCLK=5ns
そして、セット−リセットの最小パルス幅を3nsで出力可とし、連続したサイクルにおいてセットーセットまたはリセットーリセットでは近接制限緩和機能により2つ目以降のパルス出力を禁止とする。
【0026】
例えば、図7に示すように、近接制限緩和機能が無ければ、サイクル1において、パターンPATAは論理0でBCLKのタイミング2nsのリセット信号を出力し、パターンPATBの論理は0でCCLKのタイミング5nsのリセット信号を出力する。
しかし、近接制限緩和機能により連続して発生するサイクルでリセット信号の2つ目は出力が禁止されるので、BCLKのタイミング2nsのリセット信号は出力禁止(X)される。
【0027】
また同様に、サイクル1のパターンPATBに連続して発生するサイクル2のパターンPATAが論理0であるので、3つ目のリセット信号の出力も禁止されるので、BCLKのタイミング2nsのリセット信号は出力禁止(X)される。
そして、次に発生するサイクル2のパターンPATBが論理1であり、セット信号の1つ目は出力が禁止されないので、CCLKのタイミング5nsのセット信号は出力される。
【0028】
以下同様に、次のサイクル3のPATAの論理1において、2つ目のリセット信号は出力禁止(X)される。
【0029】
次に、プログラムにより所定のクロックを出力させないオープン(OPEN)設定の動作について説明する。
例えば、図7に示すように、サイクル4において、Bクロックをオープン(BCLK OPEN)設定した場合、Bクロックの2nsのセット信号(B−SET)は出力されない。
従って、同じサイクル4のCCLKの5nsがセット信号の1つ目として出力されることになるはずである。
しかし、近接制限緩和機能が働いているため、図7の出力波形に示すように、同じサイクル4のCCLKの5nsはセット信号の1つ目となるが出力が禁止されて出力されないために、オープン設定したことによる本来の期待波形が出力されない。
【0030】
【発明が解決しようとする課題】
上記説明したように、従来の半導体試験装置の近接制限緩和機能は、オープン設定した場合、期待波形が出力されない実用上の問題があった。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、DNRZ波形モードにおけるクロックの近接制限緩和機能を使用して、クロックを出力しないオープン設定をした場合でも、期待する本来の出力波形が得られる半導体試験装置を提供することにある。
【0031】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明の第1は、
2つの論理パターンでクロック発生を制御し、波形モードDNRZにて、連続して発生するサイクルで同一論理のパターンが連続して印加された場合、連続するパターンの前の論理パターンとの一致を検出するゲート手段を設け、2つ目以後のセットパルス、または2つ目以後のリセットパルスを禁止してクロックの近接制限を緩和し、クロックのオープン設定でクロックを出力させない半導体試験装置において、
連続して発生するサイクルにおいて、クロックのオープン設定した次のセット信号の1つ目またはリセット信号の1つ目として出力できる近接制限緩和のロジック回路を設け、
たことを特徴とした半導体試験装置を要旨としている。
【0032】
また、上記目的を達成するためになされた本発明の第2は、
2つの論理パターンでクロック発生を制御し、波形モードDNRZにて、連続して発生するサイクルで同一論理のパターンが連続して印加された場合、連続するパターンの前の論理パターンとの一致を検出するゲート手段を設け、2つ目以後のセットパルス、または2つ目以後のリセットパルスを禁止してクロックの近接制限を緩和し、クロックのオープン設定でクロックを出力させない半導体試験装置において、
前サイクルの第2の論理パターンと、続く本サイクルの第1の論理パターンとが論理1で、かつ前サイクルのクロックがオープン設定されているとき、本サイクルのセット出力の禁止を禁止し、
前サイクルの第2の論理パターンと、続く本サイクルの第1の論理パターンとが論理0で、かつ前サイクルのクロックがオープン設定されているとき、本サイクルのリセット出力の禁止を禁止し、
本サイクルの第1の論理パターンと、本サイクルの第2の論理パターンとが論理1で、かつ本サイクルの第1の論理パターンのクロックがオープン設定されているとき、本サイクルのセット出力の禁止を禁止し、
本サイクルの第1の論理パターンと本サイクルの第2の論理パターンとが論理0で、かつ本サイクルの第1の論理パターンのクロックがオープン設定されているとき、本サイクルのリセット出力の禁止を禁止する近接制限緩和のロジック回路を設け、
たことを特徴とした半導体試験装置を要旨としている。
【0033】
【発明の実施の形態】
本発明の実施例について、図1〜図3を参照して説明する。
半導体試験装置の概要については、従来の技術において説明したので説明を省略する。
【0034】
次に、本発明の半導体試験装置の波形整形器6について、図2を参照して構成と動作を説明する。
図2に示すように、波形整形器6は、制御部10と、遅延設定メモリ21、22と、遅延回路31、32、33、34と、RSフリップフロップ11と、ANDゲート51、52、53、54と、ORゲート61、62と、近接制限緩和部13とで構成している。
つまり、本実施例では、近接制限緩和部13のブロックが従来と異なり、また各遅延設定メモリ21、22から近接制限緩和部13へオープン設定の信号を与えている点が従来と異なる。
【0035】
次に、近接制限緩和部13のロジック回路について図1を参照して動作を説明する。
図1に示すように、近接制限緩和部13は、フリップフロップ41、43、44、45、46、47と、ゲート手段81〜88と、インバータ71、72とでロジック回路を構成している。
但し、各ゲート手段81〜88の番号は、従来技術の図6と対応して同じ番号を付与している。
また、本実施例では従来と同様にAクロック(ACLK)は使用しないので省略している。
【0036】
そして、パターンPATAの論理データの”1”は、フリップフロップ41においてRATEごとに取り込まれてカレントサイクル(本サイクル:C−PATA)によるBCLKのセット信号(B−SET)としてゲート手段81を介して出力される。
また、パターンPATAの論理データの”0”は、フリップフロップ41においてRATEごとに取り込まれてカレントサイクル(本サイクル:C−PATA)によるBCLKのリセット信号(B−RST)としてゲート手段83を介して出力される。
【0037】
同様に、パターンPATBの論理データの”1”は、フリップフロップ43においてRATEごとに取り込まれてカレントサイクル(本サイクル:C−PATB)によるCCLKのセット信号(C−SET)としてゲート手段85を介して出力される。
また、パターンPATBの論理データの”0”は、フリップフロップ43においてRATEごとに取り込まれてカレントサイクル(本サイクル:C−PATB)によるCCLKのリセット信号(C−RST)としてゲート手段87を介して出力される。
【0038】
そして、パターンPATBの前サイクルの論理データの”1”または”0”は、フリップフロップ44において前サイクル(Previaus)のRATEにより取り込まれて前サイクルのP−PATBとして出力される。
【0039】
また、Bクロックオープン(BCLK OPEN)の信号をフリップフロップ45データとして受けて、RATEにより取り込んだ出力をゲート手段88を介して前記ゲート手段87に与え、またインバータ71で反転してゲート手段86を介して前記ゲート手段85に与えている。
【0040】
さらに、Bクロックオープン(BCLK OPEN)の信号をフリップフロップ46データとして受けて、RATEにより取り込んだ出力をフリップフロップ47のデータに与え1つ前のRATEで取り込んだ出力をゲート手段84を介して前記ゲート手段83に与え、またインバータ72で反転してゲート手段82を介して前記ゲート手段81に与えている。
【0041】
そして、フリップフロップ41の出力と、フリップフロップ44との出力と、フリップフロップ47のインバータ72で反転した出力とをゲート手段82で受けて論理積をとり、フリップフロップ41の出力をゲート手段81で禁止する。
つまり、ゲート手段82、81により、前サイクルのパターンPATBの論理が1で、続く本サイクルのパターンPATAが論理1で、かつ前サイクルのCCLKがOPEN設定されているとき、本サイクルのセット(B−SET)出力の禁止を禁止する。
【0042】
また、ゲート手段84、83により、前サイクルのパターンPATBの論理が0で、続く本サイクルのパターンPATAが論理0で、かつ前サイクルのCCLKがOPEN設定されているとき本サイクルのリセット(B−RST)出力の禁止を禁止する。
【0043】
そして、ゲート手段86、85により、本サイクルのパターンPATAの論理が1で、本サイクルの続くパターンPATBが論理1で、かつ本サイクルのBCLKがOPEN設定されているとき、本サイクルのセット(C−SET)出力の禁止を禁止する。
【0044】
また、ゲート手段88、87により、本サイクルのパターンPATAの論理が0で、本サイクルの続くパターンPATBが論理0で、かつ本サイクルのBCLKがOPEN設定されているとき、本サイクルのリセット(C−RST)出力の禁止を禁止する。
【0045】
また、近接制限緩和する試験信号の波形モードは、DNRZ(Double Nonreturn to Zero)とするが、従来技術において説明したので説明を省略する。
【0046】
次に、図3のタイミングチャートを参照して、従来と同じ設定の具体例として説明する。
但し、クロックを出力させないオープン設定のサイクル以外は従来と同じ動作なので説明を省略し、オープン設定したサイクルのみの動作例について説明する。
【0047】
例えば、図3に示すように、サイクル4において、Bクロックをオープン(BCLK OPEN)設定した場合、Bクロックの2nsのセット信号(B−SET)は出力されない。
この場合、サイクル4のパターンPATAの論理が1で、サイクル4のパターンPATBが論理1で、かつサイクル4のBCLKがOPEN設定されているので、本サイクル4のセット(C−SET)出力の禁止が禁止されないので出力される。
【0048】
従って、波形モードDNRZでのクロックの近接制限緩和機能が働いていても、図3の出力波形に示すように、クロックBCLKのオープン設定した同じサイクル4のCCLKの5nsがセット信号の1つ目として出力が禁止されることなく出力できる。
他の場合でも同様に近接制限緩和機能が働いていても、連続して発生するサイクルにおいて、クロックのオープン設定した次のセット信号の1つ目またはリセット信号の1つ目として出力できる。
【0049】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、本発明では、波形モードDNRZでの近接制限緩和機能が働いていても、連続して発生するサイクルにおいて、クロックのオープン設定した次のセット信号の1つ目またはリセット信号の1つ目として出力できるので、クロックの近接制限緩和機能を使用して、クロックを出力しないオープン設定をした場合でも期待する本来の出力波形が得られる効果がある。
【図面の簡単な説明】
【図1】本発明の半導体試験装置の近接制限緩和部の回路図である。
【図2】本発明の半導体試験装置の波形整形器のブロック図である。
【図3】本発明の半導体試験装置のタイミングチャートである。
【図4】半導体試験装置のブロック図である。
【図5】従来の半導体試験装置の波形整形器のブロック図である。
【図6】従来の半導体試験装置の近接制限緩和部の回路図である。
【図7】従来の半導体試験装置のタイミングチャートである。
【符号の説明】
10 制御部
11 RSフリップフロップ
12、13 近接制限緩和部
21、22 遅延設定メモリ
31、32、33、34 遅延回路
41〜47 フリップフロップ
71、72 インバータ
81〜88 ゲート手段
91 DUT
Claims (3)
- 2つの論理パターンでクロック発生を制御し、波形モードDNRZにて、連続して発生するサイクルで同一論理のパターンが連続して印加された場合、連続するパターンの前の論理パターンとの一致を検出するゲート手段を設け、2つ目以後のセットパルス、または2つ目以後のリセットパルスを禁止してクロックの近接制限を緩和し、クロックのオープン設定でクロックを出力させない半導体試験装置において、
連続して発生するサイクルにおいて、クロックのオープン設定によりセット信号またはリセット信号が禁止された場合に、次のサイクルのセット信号またはリセット信号の近接制限による禁止を禁止して、1つ目のセット信号またはリセット信号として出力させる近接制限緩和のロジック回路を設け、
たことを特徴とした半導体試験装置。 - 前記近接制限緩和のロジック回路は、同一のサイクルにおいて、クロックのオープン設定により1つ目のセット信号またはリセット信号が禁止された場合に、2つ目のセット信号またはリセット信号の近接制限による禁止を禁止して、1つ目のセット信号またはリセット信号として出力させる請求項1に記載の半導体試験装置。
- 2つの論理パターンでクロック発生を制御し、波形モードDNRZにて、連続して発生するサイクルで同一論理のパターンが連続して印加された場合、連続するパターンの前の論理パターンとの一致を検出するゲート手段を設け、2つ目以後のセットパルス、または2つ目以後のリセットパルスを禁止してクロックの近接制限を緩和し、クロックのオープン設定でクロックを出力させない半導体試験装置において、
前サイクルの第2の論理パターンと、続く本サイクルの第1の論理パターンとが論理1で、かつ前サイクルのクロックがオープン設定されているとき、本サイクルのセット出力の禁止を禁止し、
前サイクルの第2の論理パターンと、続く本サイクルの第1の論理パターンとが論理0で、かつ前サイクルのクロックがオープン設定されているとき、本サイクルのリセット出力の禁止を禁止し、
本サイクルの第1の論理パターンと、本サイクルの第2の論理パターンとが論理1で、かつ本サイクルの第1の論理パターンのクロックがオープン設定されているとき、本サイクルのセット出力の禁止を禁止し、
本サイクルの第1の論理パターンと本サイクルの第2の論理パターンとが論理0で、かつ本サイクルの第1の論理パターンのクロックがオープン設定されているとき、本サイクルのリセット出力の禁止を禁止する近接制限緩和のロジック回路を設け、
たことを特徴とした半導体試験装置。
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