JPS63175515A - 波形形成回路 - Google Patents
波形形成回路Info
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- JPS63175515A JPS63175515A JP62005952A JP595287A JPS63175515A JP S63175515 A JPS63175515 A JP S63175515A JP 62005952 A JP62005952 A JP 62005952A JP 595287 A JP595287 A JP 595287A JP S63175515 A JPS63175515 A JP S63175515A
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Links
- 238000007493 shaping process Methods 0.000 title 1
- 238000013500 data storage Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000012360 testing method Methods 0.000 abstract description 44
- 241000725302 Adult diarrheal rotavirus Species 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000012905 input function Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 235000002597 Solanum melongena Nutrition 0.000 description 2
- 244000061458 Solanum melongena Species 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 101001021281 Homo sapiens Protein HEXIM1 Proteins 0.000 description 1
- 101000693265 Homo sapiens Sphingosine 1-phosphate receptor 1 Proteins 0.000 description 1
- 102100025750 Sphingosine 1-phosphate receptor 1 Human genes 0.000 description 1
- 102000011011 Sphingosine 1-phosphate receptors Human genes 0.000 description 1
- 108050001083 Sphingosine 1-phosphate receptors Proteins 0.000 description 1
- 238000013142 basic testing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は波形形成回路さらには任意のシリアルパターン
データ形成技術に関し、例えばＬＳＩのテスタにおける
シリアルパターンデータの形成に適用して有効な技術に
関するものである。
データ形成技術に関し、例えばＬＳＩのテスタにおける
シリアルパターンデータの形成に適用して有効な技術に
関するものである。
ＬＳＩの基本的な試験は、昭和６０年１２月２５日オー
ム社発行のｒマイクロコンピュータハンドブックＪ Ｐ
７２９及びＰ７３０に記載されているように、ＤＣパラ
メータ試験、ＬＳＩの論理動作を機能的に試験するファ
ンクション試験、及び、セットアツプタイムやホールド
タイムなどのタイミングについて試験するＡＣパラメー
タ試験があるが、これらの試験を行うためのテスタは、
その試験の性質上、試験すべきＬＳＩの最小サイクルタ
イムもしくはそれ以下のサイクルタイムで動作すること
が必要とされ、また、試験すべきＬ Ｓ Ｉの入力ピン
に印可するテストデータのタイミングや波形などをフレ
キシブルに設定できることが必要とされる。
ム社発行のｒマイクロコンピュータハンドブックＪ Ｐ
７２９及びＰ７３０に記載されているように、ＤＣパラ
メータ試験、ＬＳＩの論理動作を機能的に試験するファ
ンクション試験、及び、セットアツプタイムやホールド
タイムなどのタイミングについて試験するＡＣパラメー
タ試験があるが、これらの試験を行うためのテスタは、
その試験の性質上、試験すべきＬＳＩの最小サイクルタ
イムもしくはそれ以下のサイクルタイムで動作すること
が必要とされ、また、試験すべきＬ Ｓ Ｉの入力ピン
に印可するテストデータのタイミングや波形などをフレ
キシブルに設定できることが必要とされる。
ところで、今日のＬ Ｓ Ｉは高機能化、更には高集積
化され、同一の外部端子であってもその入力機能が逐次
もしくは動作モードによって変更されるものがある。例
えば、動作モードによって外部端子の機能が変更される
シングルチップマイクロコンピュータや、ダイナミック
ＲＡＭ、（ランダム・アクセス・メモリ）のようなメモ
リやロジック回路が１つの半導体基板に形成されていて
アドレス信号やデータなどがマルチプレクスされて入力
されるようなＬＳＩである。本発明者は、斯る■、Ｓ■
を試験するためのシリアルパターンデータを形成するテ
スタについて検討したところ、試験すべきＬＳＩのサイ
クルタイム毎にシリアルパターンデータの波形を任意に
コントロール可能であることが最も望ましく、且つ、汎
用性に富むと言うことを見出した。
化され、同一の外部端子であってもその入力機能が逐次
もしくは動作モードによって変更されるものがある。例
えば、動作モードによって外部端子の機能が変更される
シングルチップマイクロコンピュータや、ダイナミック
ＲＡＭ、（ランダム・アクセス・メモリ）のようなメモ
リやロジック回路が１つの半導体基板に形成されていて
アドレス信号やデータなどがマルチプレクスされて入力
されるようなＬＳＩである。本発明者は、斯る■、Ｓ■
を試験するためのシリアルパターンデータを形成するテ
スタについて検討したところ、試験すべきＬＳＩのサイ
クルタイム毎にシリアルパターンデータの波形を任意に
コントロール可能であることが最も望ましく、且つ、汎
用性に富むと言うことを見出した。
上記したように、試験すべきＬＳＩのサイクルタイム毎
にシリアルパターンデータの波形を任意にコントロール
するとき、従来のように、セット・リセット型のような
フリップフロップ回路を夫々個別的にセットパルス及び
リセットパルスによってコントロールして波形を設定し
ようとすると、出力波形のスキュー、若しくは出力波形
に位相のずれを生じて、試験すべきＬＳＩの１サイクル
タイムの範囲内で確実にシリアルパターンデータの波形
をコン１−ロールすることができず、シリアルパターン
データの波形を変更する前のサイクルに当該サイクルタ
イムの規定に従ったダミーサイクルとしてのシリアルパ
ターンデータを挿入したりしなければならなかった。こ
のようなダミーサイクルを挿入せざるを得ない場合には
、斯るダミーサイクルの挿入位置を相互に相違させた複
数種類のシリアルパターンデータによってＬＳＩの試験
を行わなければならず、それによってＬＳＩの試験効率
の低下を余儀なくされ、高機能化並びに高集積化される
ＬＳＩのためのテスタの汎用性向上並びに高機能化に対
処するためには新たな解決策が望まれていた。
にシリアルパターンデータの波形を任意にコントロール
するとき、従来のように、セット・リセット型のような
フリップフロップ回路を夫々個別的にセットパルス及び
リセットパルスによってコントロールして波形を設定し
ようとすると、出力波形のスキュー、若しくは出力波形
に位相のずれを生じて、試験すべきＬＳＩの１サイクル
タイムの範囲内で確実にシリアルパターンデータの波形
をコン１−ロールすることができず、シリアルパターン
データの波形を変更する前のサイクルに当該サイクルタ
イムの規定に従ったダミーサイクルとしてのシリアルパ
ターンデータを挿入したりしなければならなかった。こ
のようなダミーサイクルを挿入せざるを得ない場合には
、斯るダミーサイクルの挿入位置を相互に相違させた複
数種類のシリアルパターンデータによってＬＳＩの試験
を行わなければならず、それによってＬＳＩの試験効率
の低下を余儀なくされ、高機能化並びに高集積化される
ＬＳＩのためのテスタの汎用性向上並びに高機能化に対
処するためには新たな解決策が望まれていた。
本発明の目的は、クロック信号のサイクルに呼応する所
定のサイクルタイムの範囲内において波形を確実に且つ
簡単に制御することができる波形形成回路を提供するこ
とにある。
定のサイクルタイムの範囲内において波形を確実に且つ
簡単に制御することができる波形形成回路を提供するこ
とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、形成すべき波形に対応したデータを所定ピッ
１〜数でパラレルにランダム・アクセス・メモリのよう
なデータ格納手段からシフトレジス夕に読み出し、シフ
トレジスタによるシリアル出力タイミングを、タイミン
グ信号発生手段で形成した１相のクロック信号及びプリ
セット信号によって制御するように構成されて成るもの
である。
１〜数でパラレルにランダム・アクセス・メモリのよう
なデータ格納手段からシフトレジス夕に読み出し、シフ
トレジスタによるシリアル出力タイミングを、タイミン
グ信号発生手段で形成した１相のクロック信号及びプリ
セット信号によって制御するように構成されて成るもの
である。
上記した手段によれば、必要とされる波形に対応したデ
ータを予めデータ格納手段に格納し、必要に応じて所望
のデータを所定ビット数でパラレルにシフトレジスタに
読み出せば、その所定ビット数のデータは、プリセット
信号及び］相のクロック信号に同期して順次所定のタイ
ミングでシリアル出力されることにより、クロック信号
のサイクルに呼応する所定のサイクルタイムの範囲内に
おいて波形を確実に且つ簡単に制御することを達成する
ものである。
ータを予めデータ格納手段に格納し、必要に応じて所望
のデータを所定ビット数でパラレルにシフトレジスタに
読み出せば、その所定ビット数のデータは、プリセット
信号及び］相のクロック信号に同期して順次所定のタイ
ミングでシリアル出力されることにより、クロック信号
のサイクルに呼応する所定のサイクルタイムの範囲内に
おいて波形を確実に且つ簡単に制御することを達成する
ものである。
〔実 施 例〕
第１図は本発明に係る波形形成回路の１実施例を示すブ
ロック図である。同図に示される波形形成回路は、特に
制限されないが、試験すべきＬＳＩの外部入力端子に試
験のためのテストパターンデータを供給するテスタの一
部若しくは全部に適用されるものである。尚、本実施例
の波形形成回路は、以下単にテスタとも記す。また、本
明細書において、ＬＳＩ（ラージ・スケール・インテグ
レーション）とは、】チップに集積される半導体素子の
数に限定されるものではなく、Ｖ Ｌ Ｓ Ｉなども包
含する概念として用いられる。
ロック図である。同図に示される波形形成回路は、特に
制限されないが、試験すべきＬＳＩの外部入力端子に試
験のためのテストパターンデータを供給するテスタの一
部若しくは全部に適用されるものである。尚、本実施例
の波形形成回路は、以下単にテスタとも記す。また、本
明細書において、ＬＳＩ（ラージ・スケール・インテグ
レーション）とは、】チップに集積される半導体素子の
数に限定されるものではなく、Ｖ Ｌ Ｓ Ｉなども包
含する概念として用いられる。
本実施例のテスタは、形成すべき波形に対応したテスト
データを所定複数ビット例えば６ビツトでパラレルに読
み出し可能に格納するデータ格納手段として、ＲＡＭ
（ランダム・アクセス・メモリ）のような書き換え可能
な半導体記憶装置から成るデータメモリＤＭを有する。
データを所定複数ビット例えば６ビツトでパラレルに読
み出し可能に格納するデータ格納手段として、ＲＡＭ
（ランダム・アクセス・メモリ）のような書き換え可能
な半導体記憶装置から成るデータメモリＤＭを有する。
このデータメモリＤＭには、各種ＬＳＩの試験に予め必
要とされる波形に対応したテストデータが格納され、そ
のテストデータのアドレシングは、特に制限されないが
、波形選択のために図示しない外部のパターンメモリな
どから供給される所定ビット数の選択コード信号が入力
されるアドレス信号形成用デコーダ回路ＡＤＥＣによっ
てデコードされたアドレス信号によって行われる。特に
、データメモリＤＭのアドレス信号入力端子の前段にア
ドレス信号形成用デコーダ回路ＡＤＥＣを設ければ、当
該デコーダ回路ＡＤＥＣの構成に応じて選択コード信号
のビット構成を決定することができ、例えばシミュレー
シヨンの結果に従ったコードデータをそのまま選択コー
ド信号として採用することもできる。
要とされる波形に対応したテストデータが格納され、そ
のテストデータのアドレシングは、特に制限されないが
、波形選択のために図示しない外部のパターンメモリな
どから供給される所定ビット数の選択コード信号が入力
されるアドレス信号形成用デコーダ回路ＡＤＥＣによっ
てデコードされたアドレス信号によって行われる。特に
、データメモリＤＭのアドレス信号入力端子の前段にア
ドレス信号形成用デコーダ回路ＡＤＥＣを設ければ、当
該デコーダ回路ＡＤＥＣの構成に応じて選択コード信号
のビット構成を決定することができ、例えばシミュレー
シヨンの結果に従ったコードデータをそのまま選択コー
ド信号として採用することもできる。
上記データメモリＤＭのデータ出力端子は、Ｎ段例えば
６段のフリップフロップ回路から成るパラレルイン・シ
リアルアウト形式のシフトレジスタ５ＦＴＲのパラレル
データ入力端子に結合されている。このシフ１〜レジス
タ５ＦＴＨのシリアル出力タイミングはクロック信号Ｃ
ＬＫのサイクルに同期され、また、プリセット信号（も
しくはリセット信号）ＰＲＥＳＥＴのアクティブレベル
（ハイレベル）によってパラレル入力データが最下位ビ
ットから出力開始される。即ち、１回のメモリアクセス
によってデータメモリＤＭからパラレル入力されるデー
タをり。乃至Ｄ５とするならば、＝７− プリセット信号ＰＲ］’：ＳＥＴのアクティブレベルに
よってデータＤ。をシリアル出力し、それ以降順次クロ
ック信号ＣＬ Ｋのサイクルに同期してデータＤ２乃至
Ｄ５をシリアル出力する。特に、シフトレジスタ５ＦＴ
Ｒを構成する直列的に接続された６段のフリップフロッ
プ回路は、１相のクロック信号ＣＩ、 Ｋで動作される
から、当該パラレルイン・パラレルアウト形式のシフ１
−レジスタ５ＦＴＲの性質」二、各ビットのシリアル出
力データはクロック信号ＣＬ Ｋに完全に同期し、相互
に位相のずれもしくはスキューを生じるようなことはな
い。
６段のフリップフロップ回路から成るパラレルイン・シ
リアルアウト形式のシフトレジスタ５ＦＴＲのパラレル
データ入力端子に結合されている。このシフ１〜レジス
タ５ＦＴＨのシリアル出力タイミングはクロック信号Ｃ
ＬＫのサイクルに同期され、また、プリセット信号（も
しくはリセット信号）ＰＲＥＳＥＴのアクティブレベル
（ハイレベル）によってパラレル入力データが最下位ビ
ットから出力開始される。即ち、１回のメモリアクセス
によってデータメモリＤＭからパラレル入力されるデー
タをり。乃至Ｄ５とするならば、＝７− プリセット信号ＰＲ］’：ＳＥＴのアクティブレベルに
よってデータＤ。をシリアル出力し、それ以降順次クロ
ック信号ＣＬ Ｋのサイクルに同期してデータＤ２乃至
Ｄ５をシリアル出力する。特に、シフトレジスタ５ＦＴ
Ｒを構成する直列的に接続された６段のフリップフロッ
プ回路は、１相のクロック信号ＣＩ、 Ｋで動作される
から、当該パラレルイン・パラレルアウト形式のシフ１
−レジスタ５ＦＴＲの性質」二、各ビットのシリアル出
力データはクロック信号ＣＬ Ｋに完全に同期し、相互
に位相のずれもしくはスキューを生じるようなことはな
い。
尚、上記シフトレジスタ５ＦＴＲがら出力されるシリア
ル出力は、特に制限されないが、アナログドライバＡＤ
ＲＶを介して、テスト対象とされるＬＳＩの論理しきい
値電圧に応じたハイレベル入力電圧Ｖｊｈ及びロウレベ
ル入力電圧Ｖｊｌにしたがった電圧波形にされるように
なっている。
ル出力は、特に制限されないが、アナログドライバＡＤ
ＲＶを介して、テスト対象とされるＬＳＩの論理しきい
値電圧に応じたハイレベル入力電圧Ｖｊｈ及びロウレベ
ル入力電圧Ｖｊｌにしたがった電圧波形にされるように
なっている。
上記クロック信号ＣＬＫは、所定のサイクルタイム、言
い換えるなら、テスト対象とされるＬＳＩのサイクルに
呼応する最小サイクルタイムもしくはそれ以下のサイク
ルタイムにおける出力パルス数もしくはエツジ数を一定
に保ったままで各パルスもしくはエツジの位相を外部制
御信号に基づいてプログラマブルに設定可能なクロック
発生器ＣＬＫＧから出力される。クロック発生器ＣＬＫ
Ｇから出力されるクロック信号ＣＬＫは、上記シフトレ
ジスタ５ＦＴＲのクロック入力端子にそのまま供給され
ると共に、クロック発生器ＣＬ Ｋ Ｇの出力パルスの
内から所定のサイクルタイムにおける最初の出力パルス
もしくはそれにおけるエツジに呼応してシフトレジスタ
のためのプリセット信号ＰＲＥＳＥＴを形成するプリセ
ット信号形成手段に供給される。このプリセラ１〜信号
形成手段は、特に制限されないが、本実施例に従えば、
クロック信号ＣＬＫを計数する６進カウンタＣＵＮＴと
、６進カウンタＣＵＮＴによる計数値を入力して、その
計数値の桁上がりに呼応してプリセット信号ＰＲＥＳＥ
Ｔをアクティブレベルにするプリセット用デコーダ回路
ＰＤＥＣとから構成される装置 次に上記テスタの動作を第２図をも参照しながら説明す
る。
い換えるなら、テスト対象とされるＬＳＩのサイクルに
呼応する最小サイクルタイムもしくはそれ以下のサイク
ルタイムにおける出力パルス数もしくはエツジ数を一定
に保ったままで各パルスもしくはエツジの位相を外部制
御信号に基づいてプログラマブルに設定可能なクロック
発生器ＣＬＫＧから出力される。クロック発生器ＣＬＫ
Ｇから出力されるクロック信号ＣＬＫは、上記シフトレ
ジスタ５ＦＴＲのクロック入力端子にそのまま供給され
ると共に、クロック発生器ＣＬ Ｋ Ｇの出力パルスの
内から所定のサイクルタイムにおける最初の出力パルス
もしくはそれにおけるエツジに呼応してシフトレジスタ
のためのプリセット信号ＰＲＥＳＥＴを形成するプリセ
ット信号形成手段に供給される。このプリセラ１〜信号
形成手段は、特に制限されないが、本実施例に従えば、
クロック信号ＣＬＫを計数する６進カウンタＣＵＮＴと
、６進カウンタＣＵＮＴによる計数値を入力して、その
計数値の桁上がりに呼応してプリセット信号ＰＲＥＳＥ
Ｔをアクティブレベルにするプリセット用デコーダ回路
ＰＤＥＣとから構成される装置 次に上記テスタの動作を第２図をも参照しながら説明す
る。
上記データメモリＤＭには所望のＬＳＩの試験に必要と
される波形に対応したテストデータが予め格納されてお
り、波形選択のための選択コード信号が外部の図示しな
いパターンメモリなどから供給されると、それに応じた
テストデータＤ。乃至Ｄ５がシフトレジスタ５ＦＴＨに
パラレルに供給される。シフトレジスタ５ＦＴＲには、
上記クロック発生器ＣＬＫＧから出力されるクロック信
号ＣＬＫ及びプリセラ１〜用デコーダ回路Ｔ−’ Ｄ
Ｅ Ｃから出力されるプリセフｌ−信号ＰＲＥＳＥＴが
供給され、そのプリセラ１〜信号ＰＲＥＳＥＴがアクテ
ィブレベル（プリセット指示レベル）にされると、シフ
トレジスタＳ ＦＴＲにパラレル入力されているテスト
データＤ。乃至ＤＳの内の最下位ビットＤ。が出力され
、それ以降クロック信号ＣＬＫのサイクルもしくはその
クロック信号ＣＬＫの立ち」−かりに同期してデス１〜
データＤ２乃至Ｄ５をアナログドライバＡＤＲＶにシリ
アル出力する。
される波形に対応したテストデータが予め格納されてお
り、波形選択のための選択コード信号が外部の図示しな
いパターンメモリなどから供給されると、それに応じた
テストデータＤ。乃至Ｄ５がシフトレジスタ５ＦＴＨに
パラレルに供給される。シフトレジスタ５ＦＴＲには、
上記クロック発生器ＣＬＫＧから出力されるクロック信
号ＣＬＫ及びプリセラ１〜用デコーダ回路Ｔ−’ Ｄ
Ｅ Ｃから出力されるプリセフｌ−信号ＰＲＥＳＥＴが
供給され、そのプリセラ１〜信号ＰＲＥＳＥＴがアクテ
ィブレベル（プリセット指示レベル）にされると、シフ
トレジスタＳ ＦＴＲにパラレル入力されているテスト
データＤ。乃至ＤＳの内の最下位ビットＤ。が出力され
、それ以降クロック信号ＣＬＫのサイクルもしくはその
クロック信号ＣＬＫの立ち」−かりに同期してデス１〜
データＤ２乃至Ｄ５をアナログドライバＡＤＲＶにシリ
アル出力する。
例えば、第２図に示されるように、相互にサイクルタイ
ムの等しい第１サイクルＣＹＣＬ１、第２サイクルＣＹ
ＣＬ、第３サイクルＣＹＣＬ３・・・において、異なる
波形のテストパターンデータを連続的に形成する場合、
第１サイクルＣＹＣＬ１に対応してシフトレジスタＳＦ
Ｔ、Ｈにパラレル入力されるテストデータＤ。乃至Ｄ５
がｒｏ、１，０゜１、Ｏ，ＯＪであるなら、当該第１サ
イクルＣＹＣＬＩでは、クロック信号ＣＬＫのエツジＥ
ＤＧ０においてシフトレジスタ５ＦＴＲがプリセラ１〜
されてロウレベルのナス１−データＤ。が出力され、次
のエツジＥＤＧ１でハイレベルのテストデータＤ□が出
力され、それ以降クロック信号ＣＬ ＫのエツジＥ Ｄ
Ｇ ２乃至ＥＤＧ５に呼応するタイミングでテストデ
ータＤ２乃至Ｄ５が順次シリアル出力される。それ以降
のサイクルにおいても、次にデータメモリＤＭから読み
出されるテストデータのレベルに応じたシリアルパター
ンが得られる。このようにして形成されたシリアルパタ
ーンとしてのテストパターンデータは、試験対象とされ
る図示しないＬＳＩの所定の入力端子に供給されること
になるが、上記したように試験対象とされるＬＳＩのサ
イクル毎に出力波形を連続的に変化させることができる
から、同一の外部端子であってもその入力機能が逐次若
しくは動作モードによって変更されるようなＬＳＩ、例
えば、動作モードによって外部端子の機能が変更される
シングルチップマイクロコンピュータや、ダイナミック
ＲＡＭ（ランダム・アクセス・メモリ）のようなメモリ
やロジック回路が１つの半導体基板に形成されていてア
ドレス信号やデータなどがマルチブレクスされて入力さ
れるようなＬＳＩに対しても、ダミーサイクルを挿入す
ることなくリアルタイムで必要なテストパターンデータ
を供給することができる。
ムの等しい第１サイクルＣＹＣＬ１、第２サイクルＣＹ
ＣＬ、第３サイクルＣＹＣＬ３・・・において、異なる
波形のテストパターンデータを連続的に形成する場合、
第１サイクルＣＹＣＬ１に対応してシフトレジスタＳＦ
Ｔ、Ｈにパラレル入力されるテストデータＤ。乃至Ｄ５
がｒｏ、１，０゜１、Ｏ，ＯＪであるなら、当該第１サ
イクルＣＹＣＬＩでは、クロック信号ＣＬＫのエツジＥ
ＤＧ０においてシフトレジスタ５ＦＴＲがプリセラ１〜
されてロウレベルのナス１−データＤ。が出力され、次
のエツジＥＤＧ１でハイレベルのテストデータＤ□が出
力され、それ以降クロック信号ＣＬ ＫのエツジＥ Ｄ
Ｇ ２乃至ＥＤＧ５に呼応するタイミングでテストデ
ータＤ２乃至Ｄ５が順次シリアル出力される。それ以降
のサイクルにおいても、次にデータメモリＤＭから読み
出されるテストデータのレベルに応じたシリアルパター
ンが得られる。このようにして形成されたシリアルパタ
ーンとしてのテストパターンデータは、試験対象とされ
る図示しないＬＳＩの所定の入力端子に供給されること
になるが、上記したように試験対象とされるＬＳＩのサ
イクル毎に出力波形を連続的に変化させることができる
から、同一の外部端子であってもその入力機能が逐次若
しくは動作モードによって変更されるようなＬＳＩ、例
えば、動作モードによって外部端子の機能が変更される
シングルチップマイクロコンピュータや、ダイナミック
ＲＡＭ（ランダム・アクセス・メモリ）のようなメモリ
やロジック回路が１つの半導体基板に形成されていてア
ドレス信号やデータなどがマルチブレクスされて入力さ
れるようなＬＳＩに対しても、ダミーサイクルを挿入す
ることなくリアルタイムで必要なテストパターンデータ
を供給することができる。
上記実施例によれば以下の作用効果を得るものである。
（１）必要とされる波形に対応したテストデータを予め
データメモリＤＭに格納し、必要に応じて所望のテスト
データを６ビツトでパラレルにシフトレジスタ５ＦＴＲ
に読み出して、その６ビツトのテストデータを、プリセ
ット信号ＰＲＥＳＥＴ及び１相のクロック信号ＣＬＫに
同期させて順次クロック信号のサイクルに呼応する所定
のサイクルタイムの範囲内においてシリアルパターン化
することにより、所定のサイクルタイム毎に異なるシリ
アル波形を形成することができる。
データメモリＤＭに格納し、必要に応じて所望のテスト
データを６ビツトでパラレルにシフトレジスタ５ＦＴＲ
に読み出して、その６ビツトのテストデータを、プリセ
ット信号ＰＲＥＳＥＴ及び１相のクロック信号ＣＬＫに
同期させて順次クロック信号のサイクルに呼応する所定
のサイクルタイムの範囲内においてシリアルパターン化
することにより、所定のサイクルタイム毎に異なるシリ
アル波形を形成することができる。
（２）上記作用効果より、所定のサイクルタイムにおけ
る出力パルス数もしくはエツジ数を一定に保ったままで
各パルスもしくはエツジの位相をプログラマブルに設定
可能なクロック発生器ＣＩ、ＫＧを用いるなら、形成す
べきシリアル波形の変化点を、試験対象とされるＬＳＩ
の最小サイクルタイムに呼応する単位サイクルの範囲で
任意に設定することができるから、形成すべき波形を任
意に且つ簡単に制御することができる。
る出力パルス数もしくはエツジ数を一定に保ったままで
各パルスもしくはエツジの位相をプログラマブルに設定
可能なクロック発生器ＣＩ、ＫＧを用いるなら、形成す
べきシリアル波形の変化点を、試験対象とされるＬＳＩ
の最小サイクルタイムに呼応する単位サイクルの範囲で
任意に設定することができるから、形成すべき波形を任
意に且つ簡単に制御することができる。
（３）上記作用効果（２）より、同一の外部端子であっ
てもその入力機能が逐次若しくは動作モードによって変
更されるようなＬ Ｓ Ｉに対して必要なテストパター
ンデータを効率的に供給することができる。
てもその入力機能が逐次若しくは動作モードによって変
更されるようなＬ Ｓ Ｉに対して必要なテストパター
ンデータを効率的に供給することができる。
（４）１相のタロツク信号ＣＬ Ｋで動作されるパラレ
ルイン・シリアルアウト形式のシフトレジスタ５ＦＴＲ
によってシリアル出力を得ることにより、テストデータ
の各ビットのシリアル出力はクロック信号ＣＬＫに完全
に同期し、相互に位相のずれもしくはスキューを生じる
ようなことはない。
ルイン・シリアルアウト形式のシフトレジスタ５ＦＴＲ
によってシリアル出力を得ることにより、テストデータ
の各ビットのシリアル出力はクロック信号ＣＬＫに完全
に同期し、相互に位相のずれもしくはスキューを生じる
ようなことはない。
したがって、出力波形を適宜変化させる場合、試験すべ
きＩ、 Ｓ Ｉの１サイクルタイムの範囲内で確実に且
つリアルタイムにテストパターンデータの波形をコント
ロールすることができ、従来のようにシリアルパターン
データの波形を変更する前のサイクルに当該サイクルタ
イムの規定に従ったダミーサイクルとしてのテストパタ
ーンデータを挿入する必要はなく、斯るダミーサイクル
の挿入位置を相互に相違させた複数種類のシリアルパタ
ーンデータによってＴ＝ Ｓ Ｉの試験を行わなければ
ならないような事態に起因して生ずるＴ＝ＳＩの試験効
率の低下を解消することができる。
きＩ、 Ｓ Ｉの１サイクルタイムの範囲内で確実に且
つリアルタイムにテストパターンデータの波形をコント
ロールすることができ、従来のようにシリアルパターン
データの波形を変更する前のサイクルに当該サイクルタ
イムの規定に従ったダミーサイクルとしてのテストパタ
ーンデータを挿入する必要はなく、斯るダミーサイクル
の挿入位置を相互に相違させた複数種類のシリアルパタ
ーンデータによってＴ＝ Ｓ Ｉの試験を行わなければ
ならないような事態に起因して生ずるＴ＝ＳＩの試験効
率の低下を解消することができる。
（５）上記各作用効果より、高機能化及び高集積化され
るＬＳＩのためのテスタの汎用性並びに高機能化を達成
することができるという相乗効果を得る。
るＬＳＩのためのテスタの汎用性並びに高機能化を達成
することができるという相乗効果を得る。
以」二本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能である。
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能である。
例えば、上記実施例では試験対象とすべきＬＳＩの最小
サイクルタイムの範囲内において、６エツジのクロック
信号ＣＬＫを用いて６ビツトのテストデータをシリアル
出力する場合について説明したが、本発明はそれに限定
されるものではなく、ナス１−データのビット数、及び
所定サイクルタイムにおけるクロック信号ＣＬ Ｋのエ
ツジ数を適宜変更することができる。また、クロック発
生器は、上記実施例で説明したように、テスト対象とさ
れるＴ、ＳＩのサイクルに呼応する最小サイクルタイム
もしくはそれ以下のサイクルタイｌ＼における出力パル
ス数を一定に保ったままで各パルスの位相を外部制御信
号に基づいてプログラマブルに設定−１５＝ 可能なものに限定されず、斯る位相をプログラマブルに
設定することができないものであってもよい。また、形
成すべき波形に対応したナス１−データを所定ビット数
でパラレルに読み出し可能に格納するデータ格納手段は
、−１−、記実施例で説明したＲＡＭのような書き換え
可能な半導体記憶装置に限定されず、試験対象とされる
ＬＳＩ毎に必要なテストデータを格納した不揮発性半導
体記憶装置とすることもで、その場合には、テスト対象
に従ってデータ格納手段を交換すればよい。
サイクルタイムの範囲内において、６エツジのクロック
信号ＣＬＫを用いて６ビツトのテストデータをシリアル
出力する場合について説明したが、本発明はそれに限定
されるものではなく、ナス１−データのビット数、及び
所定サイクルタイムにおけるクロック信号ＣＬ Ｋのエ
ツジ数を適宜変更することができる。また、クロック発
生器は、上記実施例で説明したように、テスト対象とさ
れるＴ、ＳＩのサイクルに呼応する最小サイクルタイム
もしくはそれ以下のサイクルタイｌ＼における出力パル
ス数を一定に保ったままで各パルスの位相を外部制御信
号に基づいてプログラマブルに設定−１５＝ 可能なものに限定されず、斯る位相をプログラマブルに
設定することができないものであってもよい。また、形
成すべき波形に対応したナス１−データを所定ビット数
でパラレルに読み出し可能に格納するデータ格納手段は
、−１−、記実施例で説明したＲＡＭのような書き換え
可能な半導体記憶装置に限定されず、試験対象とされる
ＬＳＩ毎に必要なテストデータを格納した不揮発性半導
体記憶装置とすることもで、その場合には、テスト対象
に従ってデータ格納手段を交換すればよい。
以」二の説明では主として本発明をその背景となった利
用分野であるＬＳＩのファンクション試験やＡＣパラメ
ータ試験などに用いるテスタに適用した場合について説
明したが、本発明はそれに限定されるものではなく、例
えばロジックアナライザなどに供給すべきパターンを形
成する装置など種々の波形形成装置に適用することがで
きる。本発明は、少なくとも、所定のサイクルに従って
波形を形成する条件のものに適用可能である。
用分野であるＬＳＩのファンクション試験やＡＣパラメ
ータ試験などに用いるテスタに適用した場合について説
明したが、本発明はそれに限定されるものではなく、例
えばロジックアナライザなどに供給すべきパターンを形
成する装置など種々の波形形成装置に適用することがで
きる。本発明は、少なくとも、所定のサイクルに従って
波形を形成する条件のものに適用可能である。
１６一
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、形成すべき波形に対応したデータを所定ビッ
ト数でパラレルにランダム・アクセス・メモリのような
データ格納手段からシフ１−レジスタに読み出し、シフ
トレジスタに、よるシリアル出力タイミングを、タイミ
ング信号発生手段で形成した１相のクロック信号及びプ
リセット信号によって制御するように構成されて成るも
のであるから、データ格納手段に必要とされる波形に対
応したデータを予め格納し、必要に応じて所望のデータ
を所定ビット数でパラレルにシフトレジスタに読み出し
て、その所定ビット数のデータを、プリセット信号及び
１相のクロック信号に同期させて順次所定のタイミング
でシリアル出力させることにより、クロック信号のサイ
クルに呼応する所定のサイクルタイムの範囲内において
波形を確実に且つ簡単に制御することができる。
ト数でパラレルにランダム・アクセス・メモリのような
データ格納手段からシフ１−レジスタに読み出し、シフ
トレジスタに、よるシリアル出力タイミングを、タイミ
ング信号発生手段で形成した１相のクロック信号及びプ
リセット信号によって制御するように構成されて成るも
のであるから、データ格納手段に必要とされる波形に対
応したデータを予め格納し、必要に応じて所望のデータ
を所定ビット数でパラレルにシフトレジスタに読み出し
て、その所定ビット数のデータを、プリセット信号及び
１相のクロック信号に同期させて順次所定のタイミング
でシリアル出力させることにより、クロック信号のサイ
クルに呼応する所定のサイクルタイムの範囲内において
波形を確実に且つ簡単に制御することができる。
第１−図は本発明に係る波形形成回路の１実施例を示す
ブロック図、 第２図はシリアルパターン形成のための作用説明図であ
る。 ＡＤＥＣ・・アドレス信号形成用デコーダ回路、ＤＭ・
・・データメモリ（データ格納手段）、５ＦＴＲ・・・
シフトレジスタ、ＡＤＲＶ・・アナログドライバ、ＰＤ
ＥＣ・・・プリセット用デコーダ回路、ＣＵＮＴ・・・
６進カウンタ、ＣＴ−Ｋ Ｇ・・クロック発性器、ＣＴ
、 Ｋ・・・クロック信号、ＰＲＥＳＥＴ・・・プリセ
ット信号、Ｄｏ乃至Ｄ５・・・テストデータ。 第 １ 図 ＣζＫ（７ＣＵＩＪ／
ブロック図、 第２図はシリアルパターン形成のための作用説明図であ
る。 ＡＤＥＣ・・アドレス信号形成用デコーダ回路、ＤＭ・
・・データメモリ（データ格納手段）、５ＦＴＲ・・・
シフトレジスタ、ＡＤＲＶ・・アナログドライバ、ＰＤ
ＥＣ・・・プリセット用デコーダ回路、ＣＵＮＴ・・・
６進カウンタ、ＣＴ−Ｋ Ｇ・・クロック発性器、ＣＴ
、 Ｋ・・・クロック信号、ＰＲＥＳＥＴ・・・プリセ
ット信号、Ｄｏ乃至Ｄ５・・・テストデータ。 第 １ 図 ＣζＫ（７ＣＵＩＪ／
Claims (1)
- 【特許請求の範囲】 １、形成すべき波形に対応したデータを所定ビット数で
パラレルに読み出し可能に格納するデータ格納手段と、
データ格納手段から読み出されたデータをシリアル出力
するシフトレジスタと、シフトレジスタによるシリアル
出力タイミングを規定する１相のクロック信号及びプリ
セット信号を形成するタイミング信号発生手段とを備え
ることを特徴とする波形形成回路。 ２、上記タイミング信号発生手段は、所定のサイクルタ
イムにおける出力パルス数を一定に保ったままで各パル
スの位相をプログラマブルに設定可能なクロック発生器
と、そのクロック発生器の出力パルスの内から所定のサ
イクルタイムにおける最初の出力パルスに呼応してシフ
トレジスタのためのプリセット信号を形成するプリセッ
ト信号形成手段とから構成されるものであることを特徴
とする特許請求の範囲第１項記載の波形形成回路。 ３、上記データ格納手段は、形成すべき波形に対応する
データを書き換え可能に格納する半導体記憶装置によっ
て構成されて成るものであることを特徴とする特許請求
の範囲第１項記載の波形形成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005952A JPS63175515A (ja) | 1987-01-16 | 1987-01-16 | 波形形成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005952A JPS63175515A (ja) | 1987-01-16 | 1987-01-16 | 波形形成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63175515A true JPS63175515A (ja) | 1988-07-19 |
Family
ID=11625230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62005952A Pending JPS63175515A (ja) | 1987-01-16 | 1987-01-16 | 波形形成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63175515A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0238979A (ja) * | 1988-07-29 | 1990-02-08 | Fujitsu Ltd | 試験装置 |
| JPH0376186U (ja) * | 1989-11-28 | 1991-07-30 | ||
| JPH03190427A (ja) * | 1989-12-20 | 1991-08-20 | Matsushita Electric Ind Co Ltd | 分周回路 |
| CN114121139A (zh) * | 2022-01-27 | 2022-03-01 | 合肥悦芯半导体科技有限公司 | 芯片测试方法、装置、电子设备及存储介质 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208930A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 可変パルス波形発生回路 |
-
1987
- 1987-01-16 JP JP62005952A patent/JPS63175515A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208930A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 可変パルス波形発生回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0238979A (ja) * | 1988-07-29 | 1990-02-08 | Fujitsu Ltd | 試験装置 |
| JPH0376186U (ja) * | 1989-11-28 | 1991-07-30 | ||
| JPH03190427A (ja) * | 1989-12-20 | 1991-08-20 | Matsushita Electric Ind Co Ltd | 分周回路 |
| CN114121139A (zh) * | 2022-01-27 | 2022-03-01 | 合肥悦芯半导体科技有限公司 | 芯片测试方法、装置、电子设备及存储介质 |
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