JPS59208930A - 可変パルス波形発生回路 - Google Patents
可変パルス波形発生回路Info
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- JPS59208930A JPS59208930A JP58082627A JP8262783A JPS59208930A JP S59208930 A JPS59208930 A JP S59208930A JP 58082627 A JP58082627 A JP 58082627A JP 8262783 A JP8262783 A JP 8262783A JP S59208930 A JPS59208930 A JP S59208930A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse waveform
- waveform
- data
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、可変パルス波形発生回路に関するもので、
例えば、ゲートアレイで構成されたカスタム半導体集積
回路装置のロジックテスターに有効な技術に関するもの
である。
例えば、ゲートアレイで構成されたカスタム半導体集積
回路装置のロジックテスターに有効な技術に関するもの
である。
ロジック半導体集積回路の動作試験においては、ある入
力パルスを供給して、この入力パルスに対する期待値と
出力パルスとを比較判定するものである。このような動
作試験のためには、ＲＺ（リターン・ゼロ）、ＮＲＺ
（ノン・リターン・ゼロ）、Ｘ０Ｒ（イクスクルシブ・
オア）等の複数種類のパルス波形信号が用いられる。
力パルスを供給して、この入力パルスに対する期待値と
出力パルスとを比較判定するものである。このような動
作試験のためには、ＲＺ（リターン・ゼロ）、ＮＲＺ
（ノン・リターン・ゼロ）、Ｘ０Ｒ（イクスクルシブ・
オア）等の複数種類のパルス波形信号が用いられる。
ところで、ゲートアレイ等により構成されたカスタム半
導体集積回路装置においては、その機能の複雑化と精度
の高い動作試験の要求とに伴い、実時間におけるあるタ
イミングでは上記ＲＺ倍信号供給し、次のタイミングで
は上記ＮＲＺ信号を供給することが必要になってきてい
る。ところが、テスターとしては、そのパルス波形の設
定が、動作試験開始前にのみ行われるようなものが考え
られ、上記のように同じ動作試験の途中でパルス波形の
切り換えを行うことができない。仮に、そのパルス波形
設定回路を利用して、動作試験の途中で切り換えるもの
を考えたとしても、到底高速には行えず、各パルス波形
モード間でのモード間スキュ（タイミングのずれ）が太
き（なる。したがって、精度の高い動作試験が行えない
ばかりか、高速動作の被試験半導体集積回路において要
求される高速パルス波形信号としては使用できない。
導体集積回路装置においては、その機能の複雑化と精度
の高い動作試験の要求とに伴い、実時間におけるあるタ
イミングでは上記ＲＺ倍信号供給し、次のタイミングで
は上記ＮＲＺ信号を供給することが必要になってきてい
る。ところが、テスターとしては、そのパルス波形の設
定が、動作試験開始前にのみ行われるようなものが考え
られ、上記のように同じ動作試験の途中でパルス波形の
切り換えを行うことができない。仮に、そのパルス波形
設定回路を利用して、動作試験の途中で切り換えるもの
を考えたとしても、到底高速には行えず、各パルス波形
モード間でのモード間スキュ（タイミングのずれ）が太
き（なる。したがって、精度の高い動作試験が行えない
ばかりか、高速動作の被試験半導体集積回路において要
求される高速パルス波形信号としては使用できない。
この発明は、実時間でのパルス波形モードを高速に切り
換えることのできる可変パルス波形発生回路を提供する
ことにある。
換えることのできる可変パルス波形発生回路を提供する
ことにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数ビットからなるパルス波形データを出力
すべきパルス波形に従った時系列的なデータに変換して
上記時系列に対応したシフトレジスタの各桁に入力し、
このシフトレジスタの並列−直列変換シフト動作を利用
することによって、パルス波形信号を形成するものであ
る。
すべきパルス波形に従った時系列的なデータに変換して
上記時系列に対応したシフトレジスタの各桁に入力し、
このシフトレジスタの並列−直列変換シフト動作を利用
することによって、パルス波形信号を形成するものであ
る。
第１図には、この発明の一実施例のブロック図が示され
ている。
ている。
特に制限されないが、この実施例では、前記ＲＺパルス
波形、ＲＴＯパルス波形、ＮＲＺパルス波形及びＸＯＲ
パルス波形の４種類のモードのそれぞれについて論理“
０”、“１″のパルス波形を形成するため、３ビツトの
波形データ信号ＩＤＯ〜ＩＤ２を用いる。これによって
上記８通りの波形データを次のような回路によって形成
する。
波形、ＲＴＯパルス波形、ＮＲＺパルス波形及びＸＯＲ
パルス波形の４種類のモードのそれぞれについて論理“
０”、“１″のパルス波形を形成するため、３ビツトの
波形データ信号ＩＤＯ〜ＩＤ２を用いる。これによって
上記８通りの波形データを次のような回路によって形成
する。
上記波形データ信号ＩＤＯ〜ＩＤ２は、それぞれ第１の
ラッチ回路ＦＦＩに人力される。このランチ回路ＦＦＩ
において、第１のタイミング信号φ１に同期して取り込
まれた各データ信号ＩＤＯ〜ＩＤ２は、波形フオームデ
コーダＤＣＲＩに入力され、そのデータサイクルにおけ
る波形フオームが決定される。このデコード信号は、第
２のタイミング信号ψ２に同期して第２のランチ回１７
／１ＦＦ２に取り込まれる。このラッチ回路ＦＦ２に取
り込まれた信号は、波形フォーマツタデータデコーダＤ
ＣＲ２に伝えられ、ここで出力すべきパルス波形の時系
列的な重みを持ちたデータ信号Ｐ。
ラッチ回路ＦＦＩに人力される。このランチ回路ＦＦＩ
において、第１のタイミング信号φ１に同期して取り込
まれた各データ信号ＩＤＯ〜ＩＤ２は、波形フオームデ
コーダＤＣＲＩに入力され、そのデータサイクルにおけ
る波形フオームが決定される。このデコード信号は、第
２のタイミング信号ψ２に同期して第２のランチ回１７
／１ＦＦ２に取り込まれる。このラッチ回路ＦＦ２に取
り込まれた信号は、波形フォーマツタデータデコーダＤ
ＣＲ２に伝えられ、ここで出力すべきパルス波形の時系
列的な重みを持ちたデータ信号Ｐ。
〜Ｐ２に変換される。そして、第３のタイミング信号φ
３に同期して第３のランチ回路ＦＦ３に取り込まれる。
３に同期して第３のランチ回路ＦＦ３に取り込まれる。
このラッチ回路ＦＦ３に取り込まれた上記データ信号Ｐ
Ｏ〜Ｐ２は、シフトレジスタＳＲの対応する桁にそれぞ
れ入力される。このシフトレジスタＳＲは、シフトレジ
スタ制御回路ＳＣにより形成されたプリセット信号Ｐと
シフト動作信号Ｓとにより、そのプリセット動作及びシ
フト動作をそれぞれ行うものであり、その出力端子ＯＵ
Ｔから上記データ信号ＰＯ−Ｐ２の並列−直列変換動作
によりパルス波形信号を送出する。タイミング制御回路
ＴＣは、上記タイミング信号φｌ〜φ３及びシフトクロ
ック信号ＧＫ等を形成する。
Ｏ〜Ｐ２は、シフトレジスタＳＲの対応する桁にそれぞ
れ入力される。このシフトレジスタＳＲは、シフトレジ
スタ制御回路ＳＣにより形成されたプリセット信号Ｐと
シフト動作信号Ｓとにより、そのプリセット動作及びシ
フト動作をそれぞれ行うものであり、その出力端子ＯＵ
Ｔから上記データ信号ＰＯ−Ｐ２の並列−直列変換動作
によりパルス波形信号を送出する。タイミング制御回路
ＴＣは、上記タイミング信号φｌ〜φ３及びシフトクロ
ック信号ＧＫ等を形成する。
第２図には、上記各パルス波形ＲＺ、ＮＲＺ及びＸＯＲ
の一例が示されている。なお、上記Ｒ′ｒＯ信号は、上
記ＲＺ倍信号反転したものであるので省略する。このよ
うなパルス波形は、周知であるのでその詳細な説明を省
略する。
の一例が示されている。なお、上記Ｒ′ｒＯ信号は、上
記ＲＺ倍信号反転したものであるので省略する。このよ
うなパルス波形は、周知であるのでその詳細な説明を省
略する。
次に、第３図のタイミング図に従って、上記第１図の実
施例回路の動作を説明する。
施例回路の動作を説明する。
第１のタイミング信号φ１に同期して、例えばその立ち
上がりエツジに同期して、今形成すべきパルス波形デー
タＩ ＋） ０〜ＩＤ２が第１のラッチ回路ＦＦＩに取
り込まれ、波形フオームデコーダＤＣＲ１に入力されて
そのデータサイクルにおける波形フオームが決定される
。
上がりエツジに同期して、今形成すべきパルス波形デー
タＩ ＋） ０〜ＩＤ２が第１のラッチ回路ＦＦＩに取
り込まれ、波形フオームデコーダＤＣＲ１に入力されて
そのデータサイクルにおける波形フオームが決定される
。
次に、第２のタイミング信号φ２の上記同様なエツジに
同期して、」二記決定された波形フオームのデコード信
号が第２のランチ回路ＦＦ２に取り込まれ、波形フォー
マツクデータデコーダＤＣＲ２により出力すべきパルス
波形の時系列的なデータ信号ＰＯ〜Ｐ２に変換される。
同期して、」二記決定された波形フオームのデコード信
号が第２のランチ回路ＦＦ２に取り込まれ、波形フォー
マツクデータデコーダＤＣＲ２により出力すべきパルス
波形の時系列的なデータ信号ＰＯ〜Ｐ２に変換される。
次に、第３のタイミング信号φ３の上記同様なエツジに
同期して、上記データ信号ＰＯ〜Ｐ２ば、第３のランチ
回路ＦＦ３に取り込まれる。以下、同様動作により、次
々に入力されるパルス波形データＩＤＯ〜Ｉ Ｉ） ２
の信号処理が行われる。
同期して、上記データ信号ＰＯ〜Ｐ２ば、第３のランチ
回路ＦＦ３に取り込まれる。以下、同様動作により、次
々に入力されるパルス波形データＩＤＯ〜Ｉ Ｉ） ２
の信号処理が行われる。
上記信号処理に対して１ザイクル遅れたジイミングル１
間ＴＩのタイミング信号φ１に同期して、シフトレジス
タ制御回路ＳＣがプリセット信号Ｐを形成し、その立ち
上がりエツジに同期して、」二記第３のランチ回路ＦＦ
３のデータ信号ＰＯ〜Ｐ２をソフトレジスタＳＲにセン
トする。例えば、このサイクルで形成すべきパルス波形
がＲＺ倍信号１”７．（らば、上記データ信号のＰＯが
１０″、Ｐｌが１″、Ｐ２が“０″のようにされる。し
たがって、上記データ信号ＰＯ−Ｐ２が上記プリセント
信号Ｐの立ち上がりエツジに同期してシフトレジスタＳ
Ｒの各桁ＤＯ〜Ｄ２に取り込まれるので、このタイミン
グでは出力端子ＯＵＴが最下位桁Ｄｏのロウレベル（０
”）になる。
間ＴＩのタイミング信号φ１に同期して、シフトレジス
タ制御回路ＳＣがプリセット信号Ｐを形成し、その立ち
上がりエツジに同期して、」二記第３のランチ回路ＦＦ
３のデータ信号ＰＯ〜Ｐ２をソフトレジスタＳＲにセン
トする。例えば、このサイクルで形成すべきパルス波形
がＲＺ倍信号１”７．（らば、上記データ信号のＰＯが
１０″、Ｐｌが１″、Ｐ２が“０″のようにされる。し
たがって、上記データ信号ＰＯ−Ｐ２が上記プリセント
信号Ｐの立ち上がりエツジに同期してシフトレジスタＳ
Ｒの各桁ＤＯ〜Ｄ２に取り込まれるので、このタイミン
グでは出力端子ＯＵＴが最下位桁Ｄｏのロウレベル（０
”）になる。
上記タイミング信号φｌの立ち下がりエツジに同期して
シフト動作信号Ｓが“１” （ハイレベル）となり、シ
フトレジスタＳＲをシフト動作モードにする。したがっ
て、上記タイミング信号φ２に同期した次のクロックＧ
Ｋの立ち上がりエツジに同期してシフトレジスタＳＲが
１ビツトのシフト動作を行うので、このタイミングでは
出力端子ＯＵＴが上記次の桁ＤＩにプリセットされたハ
イレベル（“１”）に変化する。
シフト動作信号Ｓが“１” （ハイレベル）となり、シ
フトレジスタＳＲをシフト動作モードにする。したがっ
て、上記タイミング信号φ２に同期した次のクロックＧ
Ｋの立ち上がりエツジに同期してシフトレジスタＳＲが
１ビツトのシフト動作を行うので、このタイミングでは
出力端子ＯＵＴが上記次の桁ＤＩにプリセットされたハ
イレベル（“１”）に変化する。
そして、タイミング信号φ３に同期した次のクロックＧ
Ｋの立ち上がりエツジに同期してシフトレジスタＳＲが
１ビツトのシフト動作を行うので、このタイミングでは
出力端子ＯＵＴが最上位桁Ｄ２にプリセットされたロウ
レベル（“０”）に変化する。また、次のプリセント動
作のために、上記クロックＧＫの立ち下がりエツジに同
期してシフト動作信号ＳをａＯ” （ロウレベル）にす
る。
Ｋの立ち上がりエツジに同期してシフトレジスタＳＲが
１ビツトのシフト動作を行うので、このタイミングでは
出力端子ＯＵＴが最上位桁Ｄ２にプリセットされたロウ
レベル（“０”）に変化する。また、次のプリセント動
作のために、上記クロックＧＫの立ち下がりエツジに同
期してシフト動作信号ＳをａＯ” （ロウレベル）にす
る。
このようにして、上記第２図に示すようなＲＺ波形の論
理“１”に相当するパルス波形が形成される。上記Ｉ２
Ｚ信号を形成している間のタイミング信号により、次の
サイクルで形成する上記データ信号ＰＯ〜Ｐ２を形成し
ている。
理“１”に相当するパルス波形が形成される。上記Ｉ２
Ｚ信号を形成している間のタイミング信号により、次の
サイクルで形成する上記データ信号ＰＯ〜Ｐ２を形成し
ている。
次のタイミング期間（サイクル）１゛２で形成すべきパ
ルス波形がＮＲＺ信号の１″ならば、上記データ信号の
ＰＯが“０”、Ｐｌが′１”、Ｐ２が１″のようにされ
る。したがって、上記データ信号ＰＯ−Ｐ２がシフトレ
ジスタＳＲの各桁Ｄｏ−０２にプリセント信号Ｓの立ち
上がりエツジに同期して取り込まれるので、このタイミ
ングでは出力端子ＯＵＴが最下位桁ＤＯのロウレベル（
０”）になる。
ルス波形がＮＲＺ信号の１″ならば、上記データ信号の
ＰＯが“０”、Ｐｌが′１”、Ｐ２が１″のようにされ
る。したがって、上記データ信号ＰＯ−Ｐ２がシフトレ
ジスタＳＲの各桁Ｄｏ−０２にプリセント信号Ｓの立ち
上がりエツジに同期して取り込まれるので、このタイミ
ングでは出力端子ＯＵＴが最下位桁ＤＯのロウレベル（
０”）になる。
上記タイミング信号φ１の立ち下がりエツジに同期しＣ
シフト動作信号Ｓが“１” （ハイレベル）となり、シ
フトレジスタＳＲをシフト動作モードにする。したがっ
て、上記タイミング信号φ２に同期した次のクロックＣ
Ｋの立ち上がりエツジに同期してシフトレジスタＳＲが
１ビツトのシフト動作を行うので、このタイミングでは
出力端子ＯＵＴが上記次の桁Ｄ１にプリセットされたハ
イレベル（１”）に変化する。
シフト動作信号Ｓが“１” （ハイレベル）となり、シ
フトレジスタＳＲをシフト動作モードにする。したがっ
て、上記タイミング信号φ２に同期した次のクロックＣ
Ｋの立ち上がりエツジに同期してシフトレジスタＳＲが
１ビツトのシフト動作を行うので、このタイミングでは
出力端子ＯＵＴが上記次の桁Ｄ１にプリセットされたハ
イレベル（１”）に変化する。
そして、タイミング信号φ３に同期した次のクロックＣ
Ｋの立ち上がりエツジに同期してシフトレジスタＳＲが
１ビツトのシフト動作を行うので、このタイミングでは
出力端子０１ＪＴが最上位桁Ｄ２にプリセットされたハ
イレベル（１″）により変化しない。このようにして、
上記第２図に示したＮＲＺ波形の論理“１”に相当する
パルス波形が形成される。なお、次のサイクルでのプリ
セソト動作を行うため、上記クロックＣＫの立ち下がり
エツジに同期し７て、シフト動作信号Ｓを“０”にリセ
ソｌ−するのは上記同様である。
Ｋの立ち上がりエツジに同期してシフトレジスタＳＲが
１ビツトのシフト動作を行うので、このタイミングでは
出力端子０１ＪＴが最上位桁Ｄ２にプリセットされたハ
イレベル（１″）により変化しない。このようにして、
上記第２図に示したＮＲＺ波形の論理“１”に相当する
パルス波形が形成される。なお、次のサイクルでのプリ
セソト動作を行うため、上記クロックＣＫの立ち下がり
エツジに同期し７て、シフト動作信号Ｓを“０”にリセ
ソｌ−するのは上記同様である。
更に次のタイミング期間（ザ・イクル）］゛３で形成す
べきパルス波形がＸＯＲ信号の“１”ならば、上記デー
タ信号のＰＯが“０”、Ｐｌが“１′、Ｐ２が“０″の
ようにされる。したがって、上記データ信号■）０〜Ｐ
２が：゛ノフｌ−レジスタＳＲの各桁ＤＯ〜Ｄ ２に
プリセン１−信号Ｓの立ら一！−がりエツジに同期して
取り込まれるので、このタイミングでは出力ζｒｉａｌ
子ＯＴ−Ｊ Ｔが最下位桁Ｄ Ｏのロウレベル（“０”
）になる。
べきパルス波形がＸＯＲ信号の“１”ならば、上記デー
タ信号のＰＯが“０”、Ｐｌが“１′、Ｐ２が“０″の
ようにされる。したがって、上記データ信号■）０〜Ｐ
２が：゛ノフｌ−レジスタＳＲの各桁ＤＯ〜Ｄ ２に
プリセン１−信号Ｓの立ら一！−がりエツジに同期して
取り込まれるので、このタイミングでは出力ζｒｉａｌ
子ＯＴ−Ｊ Ｔが最下位桁Ｄ Ｏのロウレベル（“０”
）になる。
上記タイミング信号φ１の立ち下がり工、ジに同期して
シフト動作信号Ｓが“１” （ハイレベル）となり、シ
フ１−レジスタＳＲをｚ゛・フト動作モードにする。し
たがって、上記夕・イミング信号φ２に同期した次のク
ロックＣＫの立ち上がりエツジに同期してシフトレジス
タＳＲが１ビットのシフｌ−動作を行うので、このタイ
ミングでは出力端子ＯＵＴが」二記次の桁１） １にプ
リセットされたハイ１、・ベル（“１″）に変化する。
シフト動作信号Ｓが“１” （ハイレベル）となり、シ
フ１−レジスタＳＲをｚ゛・フト動作モードにする。し
たがって、上記夕・イミング信号φ２に同期した次のク
ロックＣＫの立ち上がりエツジに同期してシフトレジス
タＳＲが１ビットのシフｌ−動作を行うので、このタイ
ミングでは出力端子ＯＵＴが」二記次の桁１） １にプ
リセットされたハイ１、・ベル（“１″）に変化する。
そして、タイミング信号ψ３に同期した次のクロックＣ
Ｋの立ち」二がりエツジに同期してシフトレジスタＳＲ
が１ビツトのシフト動作を行うので、このタイミングで
は出力端子ＯＵＴが最Ｊ： ｂ’＋桁ｒ）２にブリセン
トされたりウレにル（“０”）に変化させる。このよう
にして、」−記第２図に示したＸＯＲ波形の論理“１”
に相当するパルス波形が形成される。
Ｋの立ち」二がりエツジに同期してシフトレジスタＳＲ
が１ビツトのシフト動作を行うので、このタイミングで
は出力端子ＯＵＴが最Ｊ： ｂ’＋桁ｒ）２にブリセン
トされたりウレにル（“０”）に変化させる。このよう
にして、」−記第２図に示したＸＯＲ波形の論理“１”
に相当するパルス波形が形成される。
なお、上記タイミング期間１’２．Ｔ３において、上記
データ信号Ｐ ０−１） ２を形成するとき、前の号イ
クルの最終データＰ２に従ってそれぞれのデータが形成
される。なぜなら、ＮＲＺ信号ではその論理“１”のタ
イミングでＬ・−・−ルを変化さ」↓−１ＸＯＲ信号で
はその号イクルの最初に【／ベル反転さゼ、論理“１”
で更にそのＬ・ベルを反転させ・乙ものであるからであ
る。
データ信号Ｐ ０−１） ２を形成するとき、前の号イ
クルの最終データＰ２に従ってそれぞれのデータが形成
される。なぜなら、ＮＲＺ信号ではその論理“１”のタ
イミングでＬ・−・−ルを変化さ」↓−１ＸＯＲ信号で
はその号イクルの最初に【／ベル反転さゼ、論理“１”
で更にそのＬ・ベルを反転させ・乙ものであるからであ
る。
（１）上記入力データに従った波形データをシフトレジ
スタでの並列−直列変換動作によって、実時間でのパル
ス波形モードを切り換えることができるという効果が得
られる。
スタでの並列−直列変換動作によって、実時間でのパル
ス波形モードを切り換えることができるという効果が得
られる。
（２）また、上記波形モードの切り換えにおいて、同じ
シフトレジスタの同じり１コック信号を用いているので
、各波形モードのモード間スキュをなくすことができる
とい・う効果がｉすられる。
シフトレジスタの同じり１コック信号を用いているので
、各波形モードのモード間スキュをなくすことができる
とい・う効果がｉすられる。
（３）入力波形データのデータ変換と、上記シフトレジ
スタＳＲのシフト動作とが１ザイタル遅れで同期してい
るので、確実なパルス波形発生動作を実現することがで
きるという効果が１りられる。
スタＳＲのシフト動作とが１ザイタル遅れで同期してい
るので、確実なパルス波形発生動作を実現することがで
きるという効果が１りられる。
（４１１記形成すべきパルス波形は、その波形データと
論理信号とからなる複数ビットの情報により梧成して同
時に入力するものであるので、波形モードの切り換えが
ラフ１−ウェアのめによって極めて簡ｆｌｆｆに行える
という効果が得られる。
論理信号とからなる複数ビットの情報により梧成して同
時に入力するものであるので、波形モードの切り換えが
ラフ１−ウェアのめによって極めて簡ｆｌｆｆに行える
という効果が得られる。
（５）出力されるパルス波形は、シフトレジスタＳＲの
シフト動作に従った信号となるので、その応答速度に従
った高速パルスも容易に形成することができるという効
果が得られる。
シフト動作に従った信号となるので、その応答速度に従
った高速パルスも容易に形成することができるという効
果が得られる。
以−ヒ本発明看によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることばいうまでもない。例えば、上記波形デ
ータ信号ＩＤ０−ＩＤ２を」二記時系列的な重みを持っ
たデータ信−ｑＰ。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることばいうまでもない。例えば、上記波形デ
ータ信号ＩＤ０−ＩＤ２を」二記時系列的な重みを持っ
たデータ信−ｑＰ。
〜Ｐ２に変換する回路は、上記類似の動作を行うもので
あれば何であってもよい。また、」二記シフｉ・レジス
タのクロック信号ＣＫに同期したｆｆｌｊ列−直列変換
動作によってパルス波形が形成されるものであるので、
このクロック信号ＣＫをプログラマブルなタイミング信
号とするごとによって、そのパルス波形のエツジタイミ
ング、パルス幅等をも可変とするものとしてもよい。こ
のような機能を付加した場合には、実時間での」二記社
数モードのパルス波形と、そのエツジタイミングとを高
精度にしかも高速に切り換えることができるから、より
複雑な回路機能を持った半導体県債回路の実際の回路動
作に従った動作試験を行うことができるとい・）効果が
得られる。
あれば何であってもよい。また、」二記シフｉ・レジス
タのクロック信号ＣＫに同期したｆｆｌｊ列−直列変換
動作によってパルス波形が形成されるものであるので、
このクロック信号ＣＫをプログラマブルなタイミング信
号とするごとによって、そのパルス波形のエツジタイミ
ング、パルス幅等をも可変とするものとしてもよい。こ
のような機能を付加した場合には、実時間での」二記社
数モードのパルス波形と、そのエツジタイミングとを高
精度にしかも高速に切り換えることができるから、より
複雑な回路機能を持った半導体県債回路の実際の回路動
作に従った動作試験を行うことができるとい・）効果が
得られる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体集積回路の動
作試験のためのパルス波形発生回路に適用した場合につ
いて説明したが、それに限定されるものではなく、複数
種類のパルス波形を形成する回路として広く利用てきる
ものである。
をその背景となった利用分野である半導体集積回路の動
作試験のためのパルス波形発生回路に適用した場合につ
いて説明したが、それに限定されるものではなく、複数
種類のパルス波形を形成する回路として広く利用てきる
ものである。
第１図は、この発明の一実ｈ１例を示すブロック図、
第２図は、形成すべきノ：ルス波形の一薊を示すパルス
波形図、 第３図は、上記実施例回髭の動作を説明するためのタイ
ミン′グ図である。 ＦＦＩ〜Ｆ’ Ｆ ３・・ラッチ回路、ＤＣＲ１・・波
形フオームデコーダ、ＤＣＲ２・・波形フメーマッタデ
ータデコーダ、ＳＲ・・シフトレジスタ、ＳＣ・・シフ
トレジスタ１ｉＩｉＪ御回路、１゛Ｃ・・タイミング制
御回路。 １（埋入弁理士 高橋 門人 第 １ 図 第 ２ 図 第 ３ 図 ＣＫ」１ −−
波形図、 第３図は、上記実施例回髭の動作を説明するためのタイ
ミン′グ図である。 ＦＦＩ〜Ｆ’ Ｆ ３・・ラッチ回路、ＤＣＲ１・・波
形フオームデコーダ、ＤＣＲ２・・波形フメーマッタデ
ータデコーダ、ＳＲ・・シフトレジスタ、ＳＣ・・シフ
トレジスタ１ｉＩｉＪ御回路、１゛Ｃ・・タイミング制
御回路。 １（埋入弁理士 高橋 門人 第 １ 図 第 ２ 図 第 ３ 図 ＣＫ」１ −−
Claims (1)
- 【特許請求の範囲】 １、複数ビットからなるパルス波形データを受ける入力
回路と、この入力回路にパルス波形データを出力すべき
パルス波形に従った時系列的な重みを持ったデータに変
換する波形データデコーダと、このデコーダ出力が上記
時系列的な重みに応じた桁に入力されるシフトレジスタ
と、上記入力回路。 波形データデコーダ及びシフトレジスタを所定の規定さ
れた動作タイミングのもとて制御するタイミング制御回
路とを含み、上記シフトレジスタの並列−直列変換動作
により上記波形データに従ったパルス波形信号を送出す
ることを特徴とする可変パルス波形発生回路。 ２、上記タイミング制御回路は、所定の制御信号により
送出すべきパルス波形のエツジタイミングを可変とする
プログララマブルクロック発生回路を具備するものであ
ることを特徴とする特許請求の範囲第１項記載の可変パ
ルス波形発生回路。 ３、上記パルス波形信号は、ゲートアレイで構成された
カスタム半導体集積回路装置のロジックテストの入力信
号であることを特徴とする特許請求の範囲第１又は第２
項記載の可変パルス波形発生回路。 ４、上記複数ビットのパルス波形データは、波形モード
情報と、その論理“０”、“１”のデータ信号とからな
るものであることを特徴とする特許請求の範囲第１、第
２又は第３項記載の可変パルス波形発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082627A JPS59208930A (ja) | 1983-05-13 | 1983-05-13 | 可変パルス波形発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082627A JPS59208930A (ja) | 1983-05-13 | 1983-05-13 | 可変パルス波形発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208930A true JPS59208930A (ja) | 1984-11-27 |
Family
ID=13779680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082627A Pending JPS59208930A (ja) | 1983-05-13 | 1983-05-13 | 可変パルス波形発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175515A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | 波形形成回路 |
-
1983
- 1983-05-13 JP JP58082627A patent/JPS59208930A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175515A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | 波形形成回路 |
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