JPH05185658A - シフトパルス発生回路及びそれを用いたドットマトリックスインパクトプリンタのヘッド駆動回路 - Google Patents
シフトパルス発生回路及びそれを用いたドットマトリックスインパクトプリンタのヘッド駆動回路Info
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- JPH05185658A JPH05185658A JP2044992A JP2044992A JPH05185658A JP H05185658 A JPH05185658 A JP H05185658A JP 2044992 A JP2044992 A JP 2044992A JP 2044992 A JP2044992 A JP 2044992A JP H05185658 A JPH05185658 A JP H05185658A
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Abstract
(57)【要約】
【目的】 低騒音印字ヘッドの駆動に用いられる印字タ
イミングパルスの生成回路を単一化して簡素化する。 【構成】 ｎ団の縦続接続されたｎ個のＦＦ１１〜１８
による第１のシフト回路７１により、印字ストロークＴ
の１／ｎだけ順次位相がずれかつＴ／ｎのパルス幅のｎ
個のシフトパルスを生成する。第１のシフト回路７１と
同一構成の第２のシフト回路７２により、同一のｎ個の
シフトパルスを生成する。第１及び第２のシフト回路に
より得られる両シフトパルス同士の位相関係はヘッド駆
動時間ＴHだけずれたものとする。そして、これ等両シ
フトパルスの対応パルス対で夫々オンオフされるｎ個の
パルスを、ＦＦ群７３にて生成し、これ等ｎ個のパルス
を印字用タイミングパルスとする。
イミングパルスの生成回路を単一化して簡素化する。 【構成】 ｎ団の縦続接続されたｎ個のＦＦ１１〜１８
による第１のシフト回路７１により、印字ストロークＴ
の１／ｎだけ順次位相がずれかつＴ／ｎのパルス幅のｎ
個のシフトパルスを生成する。第１のシフト回路７１と
同一構成の第２のシフト回路７２により、同一のｎ個の
シフトパルスを生成する。第１及び第２のシフト回路に
より得られる両シフトパルス同士の位相関係はヘッド駆
動時間ＴHだけずれたものとする。そして、これ等両シ
フトパルスの対応パルス対で夫々オンオフされるｎ個の
パルスを、ＦＦ群７３にて生成し、これ等ｎ個のパルス
を印字用タイミングパルスとする。
Description
【０００１】
【技術分野】本発明はシフトパルス生成回路及びそれを
用いたドットマトリックスインパクトプリンタのヘッド
駆動回路に関するものである。
用いたドットマトリックスインパクトプリンタのヘッド
駆動回路に関するものである。
【０００２】
【従来技術】低騒音印字ヘッドを使用して、１度に印字
する印字ピンの数を通常より減らして印字を行う方式の
インパクトドットマトリクスプリンタでは、１度に印字
する印字ピンを減らした分、印字に必要なタイミングパ
ルスの数が増大する。
する印字ピンの数を通常より減らして印字を行う方式の
インパクトドットマトリクスプリンタでは、１度に印字
する印字ピンを減らした分、印字に必要なタイミングパ
ルスの数が増大する。
【０００３】印字ヘッドの駆動に用いられるこの様な印
字タイミングパルスは、フリップフロップ素子（以下、
単にＦＦと称す）の組合せによるタイマ回路を用いて生
成されている。
字タイミングパルスは、フリップフロップ素子（以下、
単にＦＦと称す）の組合せによるタイマ回路を用いて生
成されている。
【０００４】この様な方式により１度に印字する印字ピ
ン数を印字ピン総数の１／８として、異なる８つのタイ
ミングで印字を行う場合につき以下説明する。
ン数を印字ピン総数の１／８として、異なる８つのタイ
ミングで印字を行う場合につき以下説明する。
【０００５】図４は印字ヘッドのピン配列の一例を示
し、ヘッドの全面からみた場合の図である。この印字ヘ
ッドは全体的には奇数ピンと偶数ピンとの２列に分かれ
ており、更に各ピンは図示する如く、３ピンずつの組
（群）となって１／４ドットピッチずれた配列となって
いる。
し、ヘッドの全面からみた場合の図である。この印字ヘ
ッドは全体的には奇数ピンと偶数ピンとの２列に分かれ
ており、更に各ピンは図示する如く、３ピンずつの組
（群）となって１／４ドットピッチずれた配列となって
いる。
【０００６】図において、401 は奇数側ピンと偶数側ピ
ンとの間隔であってドットピッチを示し、402 は１／４
ドットピッチを示し、403 は５／８ドットピッチを示し
ている。
ンとの間隔であってドットピッチを示し、402 は１／４
ドットピッチを示し、403 は５／８ドットピッチを示し
ている。
【０００７】図５は図４に示した印字ヘッドの各ピンの
印字タイミングを表わすチャートであり、（１，３，
５），（７，９，１１），（１３，１５，１７），（１
９，２１，２３），（２，４，６），（８，１０，１
２），（１４，１６，１８），（２０，２２，２４）の
各ピン群がピン群毎に同一タイミングで駆動され、各タ
イミングは印字ストロークＴの対して時間的に等しく８
分割されている。
印字タイミングを表わすチャートであり、（１，３，
５），（７，９，１１），（１３，１５，１７），（１
９，２１，２３），（２，４，６），（８，１０，１
２），（１４，１６，１８），（２０，２２，２４）の
各ピン群がピン群毎に同一タイミングで駆動され、各タ
イミングは印字ストロークＴの対して時間的に等しく８
分割されている。
【０００８】この様なタイミングで印字を行うことによ
り、インパクトドットマトリックスプリンタの印字中の
騒音を軽減することができる。すなわち、ある特定の周
波数成分を分散することで、印字騒音の低減を図ってい
るのである。
り、インパクトドットマトリックスプリンタの印字中の
騒音を軽減することができる。すなわち、ある特定の周
波数成分を分散することで、印字騒音の低減を図ってい
るのである。
【０００９】この場合のヘッド駆動部のブロック図を図
６に示す。図に示す如く、同一の回路が分割したピン群
の数である８個必要となる。図７は図６のブロックの動
作タイミングチャートの例を示している。印字タイミン
グブロック〜は印字ヘッドを駆動するヘッド駆動タ
イマを夫々起動させるタイミングを表わしており、ハイ
レベルのヘッド駆動タイマ出力によりヘッド駆動時間
（ＴH ）が決定される。
６に示す。図に示す如く、同一の回路が分割したピン群
の数である８個必要となる。図７は図６のブロックの動
作タイミングチャートの例を示している。印字タイミン
グブロック〜は印字ヘッドを駆動するヘッド駆動タ
イマを夫々起動させるタイミングを表わしており、ハイ
レベルのヘッド駆動タイマ出力によりヘッド駆動時間
（ＴH ）が決定される。
【００１０】図８は図６のブロックにおけるヘッド駆動
タイマの１つを回路化した例である。Ｄ0 〜Ｄ7 はタイ
マにセットする８ビットデータであり、この８ビットの
セットデータによりヘッド駆動時間（ＴH ）が定まる。
タイマの１つを回路化した例である。Ｄ0 〜Ｄ7 はタイ
マにセットする８ビットデータであり、この８ビットの
セットデータによりヘッド駆動時間（ＴH ）が定まる。
【００１１】Ａ1 ，Ａ2 ，Ｂ1 ，Ｂ2 ，Ｃ1 ，Ｃ2 ，Ｄ
1 ，Ｄ2 は２入力排他的論理和素子であり、Ｅ1 ，Ｅ2
は４入力否定論理積素子であり、Ｆは２入力論理和素子
である。Ｑ0 〜Ｑ7 はＤタイプＦＦであり、ＰＲはプリ
セット入力、Ｄはデータ入力、ＣＫはクロック入力、Ｃ
Ｌはリセット入力、Ｑ，反転Ｑはコンプリメンタリデー
タ出力である。
1 ，Ｄ2 は２入力排他的論理和素子であり、Ｅ1 ，Ｅ2
は４入力否定論理積素子であり、Ｆは２入力論理和素子
である。Ｑ0 〜Ｑ7 はＤタイプＦＦであり、ＰＲはプリ
セット入力、Ｄはデータ入力、ＣＫはクロック入力、Ｃ
Ｌはリセット入力、Ｑ，反転Ｑはコンプリメンタリデー
タ出力である。
【００１２】図９は図８の回路の動作タイミングチャー
トであり、ここではヘッド駆動時間（ＴH ）を決定する
データＤ0 〜Ｄ7 として“０００００１１１（Ｈ）”を
セットした場合を示している。
トであり、ここではヘッド駆動時間（ＴH ）を決定する
データＤ0 〜Ｄ7 として“０００００１１１（Ｈ）”を
セットした場合を示している。
【００１３】排他的論理和素子の入力データが一致する
と、出力OUT がローレベルとなるので、必要な時間（Ｔ
H ）後にこれがローレベルとなるように選択した入力デ
ータＤ0 〜Ｄ7 を夫々入力セットしておく。このように
入力データをセットしてから出力OUT がローレベルなる
までの時間がＴH となり、ヘッド駆動時間として利用で
きる。
と、出力OUT がローレベルとなるので、必要な時間（Ｔ
H ）後にこれがローレベルとなるように選択した入力デ
ータＤ0 〜Ｄ7 を夫々入力セットしておく。このように
入力データをセットしてから出力OUT がローレベルなる
までの時間がＴH となり、ヘッド駆動時間として利用で
きる。
【００１４】この様に、低騒音化を図るために、一度に
印字するピン数を１／８に減らすと、図６に示す如く同
一のタイミング回路、駆動回路が８個必要となり、回路
規模が増大するという欠点がある。
印字するピン数を１／８に減らすと、図６に示す如く同
一のタイミング回路、駆動回路が８個必要となり、回路
規模が増大するという欠点がある。
【００１５】
【発明の目的】本発明の目的は、低騒音のためにヘッド
ピン数をｎ群に分けて印字タイミングをずらす方式にお
いて、ｎが増大しても単一の回路でタイミングパルスを
生成することができるシフトパルス発生回路を提供する
ことである。
ピン数をｎ群に分けて印字タイミングをずらす方式にお
いて、ｎが増大しても単一の回路でタイミングパルスを
生成することができるシフトパルス発生回路を提供する
ことである。
【００１６】本発明の他の目的は、回路規模の増大を招
来することなく低騒音のドットマトリックスインパクト
プリンタのヘッド駆動回路を提供することである。
来することなく低騒音のドットマトリックスインパクト
プリンタのヘッド駆動回路を提供することである。
【００１７】
【発明の構成】本発明によるシフトパルス発生回路は、
前段のデータ出力が次段のデータ入力へ印加され互いに
縦続接続されたｎ個のフリップフロップ素子からなり、
初段のフリップフロップ素子のデータ入力には所定固定
レベルの電圧が印加されそのクロック入力には周期Ｔの
第１パルス列信号が供給され、２段目以降のフリップフ
ロップ素子のクロック入力端子には前記第１パルス列信
号と同期した周期Ｔ／ｎの第２パルス列信号が供給さ
れ、１段目及び２段目リップフロップのデータ出力が一
致したとき前記１段目のフリップフロップをリセットす
るよう構成された第１のシフト手段と、前段のデータ出
力が次段のデータ入力へ印加され互いに縦続接続された
ｎ個のフリップフロップ素子からなり、初段のフリップ
フロップ素子のデータ入力には前記固定レベルの電圧が
印加されそのクロック入力には周期Ｔでかつ前記第１パ
ルス列信号と所定位相差の第３パルス列信号が供給さ
れ、２段目以降のフリップフロップ素子のクロック入力
端子には前記第３パルス列信号と同期した周期Ｔ／ｎの
第４パルス列信号が供給され、１段目及び２段目リップ
フロップのデータ出力が一致したとき前記１段目のフリ
ップフロップをリセットするよう構成された第２のシフ
ト手段と、データ入力に前記固定レベルの電圧が印加さ
れた第１〜第ｎのフリップフロップ素子からなり、前記
第１のシフト手段の各段のフリップフロップ素子のデー
タ出力が前記第１〜第ｎのフリップフロップ素子の夫々
対応する各クロック入力とされ、前記第２のシフト手段
の各段のフリップフロップ素子の各データ出力が前記第
１〜第ｎのフリップフロップ素子の夫々対応するリセッ
ト入力とされたフリップフロップ群とを含み、前記第１
〜第ｎのフリップフロップ素子の各データ出力から順次
Ｔ／ｎの位相差を有するシフトパルスを生成するように
したことを特徴とする。
前段のデータ出力が次段のデータ入力へ印加され互いに
縦続接続されたｎ個のフリップフロップ素子からなり、
初段のフリップフロップ素子のデータ入力には所定固定
レベルの電圧が印加されそのクロック入力には周期Ｔの
第１パルス列信号が供給され、２段目以降のフリップフ
ロップ素子のクロック入力端子には前記第１パルス列信
号と同期した周期Ｔ／ｎの第２パルス列信号が供給さ
れ、１段目及び２段目リップフロップのデータ出力が一
致したとき前記１段目のフリップフロップをリセットす
るよう構成された第１のシフト手段と、前段のデータ出
力が次段のデータ入力へ印加され互いに縦続接続された
ｎ個のフリップフロップ素子からなり、初段のフリップ
フロップ素子のデータ入力には前記固定レベルの電圧が
印加されそのクロック入力には周期Ｔでかつ前記第１パ
ルス列信号と所定位相差の第３パルス列信号が供給さ
れ、２段目以降のフリップフロップ素子のクロック入力
端子には前記第３パルス列信号と同期した周期Ｔ／ｎの
第４パルス列信号が供給され、１段目及び２段目リップ
フロップのデータ出力が一致したとき前記１段目のフリ
ップフロップをリセットするよう構成された第２のシフ
ト手段と、データ入力に前記固定レベルの電圧が印加さ
れた第１〜第ｎのフリップフロップ素子からなり、前記
第１のシフト手段の各段のフリップフロップ素子のデー
タ出力が前記第１〜第ｎのフリップフロップ素子の夫々
対応する各クロック入力とされ、前記第２のシフト手段
の各段のフリップフロップ素子の各データ出力が前記第
１〜第ｎのフリップフロップ素子の夫々対応するリセッ
ト入力とされたフリップフロップ群とを含み、前記第１
〜第ｎのフリップフロップ素子の各データ出力から順次
Ｔ／ｎの位相差を有するシフトパルスを生成するように
したことを特徴とする。
【００１８】本発明によるドットマトリックスインパク
トプリンタのヘッド駆動回路は、複数のヘッドピンから
なりこれ等ヘッドピンを１／ｎのピン群に分割して印字
制御を行うようにした低騒音ドットマトリックスインパ
クトプリンタのヘッド駆動回路であって、前段のデータ
出力が次段のデータ入力へ印加され互いに縦続接続され
たｎ個のフリップフロップ素子からなり、初段のフリッ
プフロップ素子のデータ入力には所定の固定レベルの電
圧が印加されそのクロック入力には印字ストロークに等
しい周期Ｔの第１パルス列信号が供給され、２段目以降
のフリップフロップ素子のクロック入力端子には前記第
１パルス列信号と同期した周期Ｔ／ｎの第２パルス列信
号が供給され、１段目及び２段目リップフロップのデー
タ出力が一致したとき前記１段目のフリップフロップを
リセットするよう構成された第１のシフト手段と、前段
のデータ出力が次段のデータ入力へ印加され互いに縦続
接続されたｎ個のフリップフロップ素子からなり、初段
のフリップフロップ素子のデータ入力には前記固定レベ
ルの電圧が印加されそのクロック入力には周期Ｔでかつ
前記第１パルス列信号に対してプリントヘッド駆動時間
に相当する位相差を有する第３パルス列信号が供給さ
れ、２段目以降のフリップフロップ素子のクロック入力
端子には前記第３パルス列信号と同期し周期Ｔ／ｎの第
４パルス列信号が供給され、１段目及び２段目リップフ
ロップのデータ出力が一致したとき前記１段目のフリッ
プフロップをリセットするよう構成された第２のシフト
手段と、データ入力に前記固定レベルの電圧が印加され
た第１〜第ｎのフリップフロップ素子からなり、前記第
１のシフト手段の各段のフリップフロップ素子のデータ
出力が前記第１〜第ｎのフリップフロップ素子の夫々対
応する各クロック入力とされ、前記第２のシフト手段の
各段のフリップフロップ素子の各データ出力が前記第１
〜第ｎのフリップフロップ素子の夫々対応するリセット
入力とされたフリップフロップ群とを含むシフトパルス
生成手段と、前記シフトパルス生成手段の前記第１〜第
ｎのフリップフロップ素子の第１〜第ｎのデータ出力を
夫々入力とする第１〜第ｎのヘッド駆動手段とを含み、
前記第１〜第ｎのヘッド駆動手段の出力により夫々対応
する第１〜第ｎのピン群を夫々駆動するよう構成したこ
とを特徴とする。
トプリンタのヘッド駆動回路は、複数のヘッドピンから
なりこれ等ヘッドピンを１／ｎのピン群に分割して印字
制御を行うようにした低騒音ドットマトリックスインパ
クトプリンタのヘッド駆動回路であって、前段のデータ
出力が次段のデータ入力へ印加され互いに縦続接続され
たｎ個のフリップフロップ素子からなり、初段のフリッ
プフロップ素子のデータ入力には所定の固定レベルの電
圧が印加されそのクロック入力には印字ストロークに等
しい周期Ｔの第１パルス列信号が供給され、２段目以降
のフリップフロップ素子のクロック入力端子には前記第
１パルス列信号と同期した周期Ｔ／ｎの第２パルス列信
号が供給され、１段目及び２段目リップフロップのデー
タ出力が一致したとき前記１段目のフリップフロップを
リセットするよう構成された第１のシフト手段と、前段
のデータ出力が次段のデータ入力へ印加され互いに縦続
接続されたｎ個のフリップフロップ素子からなり、初段
のフリップフロップ素子のデータ入力には前記固定レベ
ルの電圧が印加されそのクロック入力には周期Ｔでかつ
前記第１パルス列信号に対してプリントヘッド駆動時間
に相当する位相差を有する第３パルス列信号が供給さ
れ、２段目以降のフリップフロップ素子のクロック入力
端子には前記第３パルス列信号と同期し周期Ｔ／ｎの第
４パルス列信号が供給され、１段目及び２段目リップフ
ロップのデータ出力が一致したとき前記１段目のフリッ
プフロップをリセットするよう構成された第２のシフト
手段と、データ入力に前記固定レベルの電圧が印加され
た第１〜第ｎのフリップフロップ素子からなり、前記第
１のシフト手段の各段のフリップフロップ素子のデータ
出力が前記第１〜第ｎのフリップフロップ素子の夫々対
応する各クロック入力とされ、前記第２のシフト手段の
各段のフリップフロップ素子の各データ出力が前記第１
〜第ｎのフリップフロップ素子の夫々対応するリセット
入力とされたフリップフロップ群とを含むシフトパルス
生成手段と、前記シフトパルス生成手段の前記第１〜第
ｎのフリップフロップ素子の第１〜第ｎのデータ出力を
夫々入力とする第１〜第ｎのヘッド駆動手段とを含み、
前記第１〜第ｎのヘッド駆動手段の出力により夫々対応
する第１〜第ｎのピン群を夫々駆動するよう構成したこ
とを特徴とする。
【００１９】
【実施例】以下、図面を参照して本発明の実施例につき
詳述する。
詳述する。
【００２０】図１は本発明の実施例によるドットマトリ
ックスインパクトプリンタのヘッド駆動回路のブロック
図であり、図４，５を用いて説明した如く、２４ドット
ピンを３ピンずつ８組（群）と分け、１度に３ピンずつ
を印字駆動する場合の例を示している。
ックスインパクトプリンタのヘッド駆動回路のブロック
図であり、図４，５を用いて説明した如く、２４ドット
ピンを３ピンずつ８組（群）と分け、１度に３ピンずつ
を印字駆動する場合の例を示している。
【００２１】基本クロック５０を基に、第１〜第４パル
ス列回路５１〜５４は図３のタイムチャートに示す第１
〜第４パルス列を夫々生成する。すなわち、第１パルス
列及び第３パルス列は共に同一周期Ｔを有しかつ位相差
ＴH を有する。また、第２パルス列は第１パルス列に同
期しかつＴ／８の周期を有するものであり、第４パルス
列は第３パルス列に同期しかつＴ／８の周期を有する。
ス列回路５１〜５４は図３のタイムチャートに示す第１
〜第４パルス列を夫々生成する。すなわち、第１パルス
列及び第３パルス列は共に同一周期Ｔを有しかつ位相差
ＴH を有する。また、第２パルス列は第１パルス列に同
期しかつＴ／８の周期を有するものであり、第４パルス
列は第３パルス列に同期しかつＴ／８の周期を有する。
【００２２】シフトタイミングパルス発生回路５５は、
これ等第１〜第４パルス列を用いて、図３に示す互いに
一定位相差（Ｔ／８）で順次シフトされた８個のヘッド
駆動信号４１〜４８を生成するものである。
これ等第１〜第４パルス列を用いて、図３に示す互いに
一定位相差（Ｔ／８）で順次シフトされた８個のヘッド
駆動信号４１〜４８を生成するものである。
【００２３】これ等８個のシフトパルス４１〜４８が対
応するヘッド駆動回路５６〜６３へ夫々入力されること
により、対応する８組のピン群を夫々駆動するようにな
っている。
応するヘッド駆動回路５６〜６３へ夫々入力されること
により、対応する８組のピン群を夫々駆動するようにな
っている。
【００２４】図２は図１のシフトタイミングパルス生成
回路の具体例を示す図である。図において、第１群のシ
フト回路７１の１段目のＦＦ１１のデータ入力端子Ｄに
は＋５ボルトが入力され、データ出力端子Ｑは２段目の
ＦＦ１２のデータ入力端子Ｄに接続されている。以降、
順に８段までの全段素子のデータ出力端子Ｄが次段素子
のデータ入力端子Ｄに接続されている。
回路の具体例を示す図である。図において、第１群のシ
フト回路７１の１段目のＦＦ１１のデータ入力端子Ｄに
は＋５ボルトが入力され、データ出力端子Ｑは２段目の
ＦＦ１２のデータ入力端子Ｄに接続されている。以降、
順に８段までの全段素子のデータ出力端子Ｄが次段素子
のデータ入力端子Ｄに接続されている。
【００２５】また、各ＦＦ１１〜１８のプリセット入力
端子ＰＲ及び２〜８段目のＦＦ１２〜１８のリセット入
力端子ＲＥには＋５ボルトが入力されている。
端子ＰＲ及び２〜８段目のＦＦ１２〜１８のリセット入
力端子ＲＥには＋５ボルトが入力されている。
【００２６】ここで、１段目のＦＦ１１のクロック入力
端子Ｃに、図３のタイムチャートで示すように、周期Ｔ
を持つ第１のパルス列が入力され、２〜８段目のＦＦ１
２〜１８のクロック入力端子Ｃには、Ｔ／８の周期を持
つ第２のパルス列が入力されている。
端子Ｃに、図３のタイムチャートで示すように、周期Ｔ
を持つ第１のパルス列が入力され、２〜８段目のＦＦ１
２〜１８のクロック入力端子Ｃには、Ｔ／８の周期を持
つ第２のパルス列が入力されている。
【００２７】第１パルス列の立上がりによって１段目の
ＦＦ１１のデータ出力端子Ｑがローからハイになり、こ
の出力はリセット入力端子ＲＥにローが入力されるまで
ハイ状態を保持している。２段目のＦＦ１２のデータ出
力端子Ｑは、第２パルス列のパルスの立上がりによっ
てローからハイになり、以降データ入力端子Ｄへの入力
データ、つまり１段目のＦＦ１１のデータ出力端子Ｑの
データ変化に対応したデータを、第２パルス列のパルス
立上がりに同期して出力する。
ＦＦ１１のデータ出力端子Ｑがローからハイになり、こ
の出力はリセット入力端子ＲＥにローが入力されるまで
ハイ状態を保持している。２段目のＦＦ１２のデータ出
力端子Ｑは、第２パルス列のパルスの立上がりによっ
てローからハイになり、以降データ入力端子Ｄへの入力
データ、つまり１段目のＦＦ１１のデータ出力端子Ｑの
データ変化に対応したデータを、第２パルス列のパルス
立上がりに同期して出力する。
【００２８】３〜８段目のＦＦ１３〜１８のデータ出力
端子Ｑについても、同様の動作を行うことになるが、Ｆ
Ｆ１２のデータ出力ＱとＦＦ１１のデータ出力Ｑとのナ
ンドゲート６４の出力を、ＦＦ１１のリセット入力端子
ＲＥに接続しているので、ＦＦ１２のデータ出力端子Ｑ
がハイになると、ＦＦ１１のデータ出力端子Ｑがローに
なる。よって、このデータ出力端子Ｑに出力される波形
と同じで、位相が前段の出力波形より第２パルスの一周
期分（Ｔ／８）だけ遅れた波形が各ＦＦ１１〜１８のデ
ータ出力端子Ｑに順次得られる。
端子Ｑについても、同様の動作を行うことになるが、Ｆ
Ｆ１２のデータ出力ＱとＦＦ１１のデータ出力Ｑとのナ
ンドゲート６４の出力を、ＦＦ１１のリセット入力端子
ＲＥに接続しているので、ＦＦ１２のデータ出力端子Ｑ
がハイになると、ＦＦ１１のデータ出力端子Ｑがローに
なる。よって、このデータ出力端子Ｑに出力される波形
と同じで、位相が前段の出力波形より第２パルスの一周
期分（Ｔ／８）だけ遅れた波形が各ＦＦ１１〜１８のデ
ータ出力端子Ｑに順次得られる。
【００２９】更に、第１群のシフト回路７１と同一の構
成を有する第２群のシフト回路７２（ＦＦ２１〜２８，
ナンドゲート６５）が設けられており、第１、第２のパ
ルス列の代りに第３、第４のパルス２列が用いられてい
る。これにより、第１群のシフト回路７１と同様に、順
次Ｔ／８の位相差を有する８個のシフトパルスが、各Ｆ
Ｆ２１〜２８のデータ出力Ｑから得られる。
成を有する第２群のシフト回路７２（ＦＦ２１〜２８，
ナンドゲート６５）が設けられており、第１、第２のパ
ルス列の代りに第３、第４のパルス２列が用いられてい
る。これにより、第１群のシフト回路７１と同様に、順
次Ｔ／８の位相差を有する８個のシフトパルスが、各Ｆ
Ｆ２１〜２８のデータ出力Ｑから得られる。
【００３０】そして、８個のＦＦ３１〜３８からなるＦ
Ｆ群７３が設けられており、各ＦＦ３１〜３８のデータ
入力Ｄには＋５Ｖが印加され、各クロック入力Ｃには第
１群シフト回路７１の対応段のＦＦのデータ出力Ｑが印
加され、各リセット入力ＲＥには第２群シフト回路７２
の対応段のＦＦのデータ出力Ｑが印加されている。各Ｆ
Ｆ４１〜４８のデータ出力Ｑから目的とする８個のシフ
トパルス４１〜４８であるヘッド駆動用タイミングパル
スが、Ｔ／８ずつの位相差を有しＴH のパルス幅を有し
て生成される。
Ｆ群７３が設けられており、各ＦＦ３１〜３８のデータ
入力Ｄには＋５Ｖが印加され、各クロック入力Ｃには第
１群シフト回路７１の対応段のＦＦのデータ出力Ｑが印
加され、各リセット入力ＲＥには第２群シフト回路７２
の対応段のＦＦのデータ出力Ｑが印加されている。各Ｆ
Ｆ４１〜４８のデータ出力Ｑから目的とする８個のシフ
トパルス４１〜４８であるヘッド駆動用タイミングパル
スが、Ｔ／８ずつの位相差を有しＴH のパルス幅を有し
て生成される。
【００３１】
【発明の効果】以上述べた如く、本発明によれば、単一
の回路で必要なｎ個（上記実施例では８個）のシフトパ
ルスが生成されるので、回路規模が縮小可能となるとい
う効果が得られる。
の回路で必要なｎ個（上記実施例では８個）のシフトパ
ルスが生成されるので、回路規模が縮小可能となるとい
う効果が得られる。
【図１】本発明の実施例のドットマトリックスインパク
トプリンタのヘッド駆動回路のブロック図である。
トプリンタのヘッド駆動回路のブロック図である。
【図２】本発明の実施例のシフトパルス生成回路を示す
図である。
図である。
【図３】図２のシフトパルス生成回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図４】低騒音方式の印字ヘッドピンの配列の一例を示
す図である。
す図である。
【図５】図４のヘッドピンの印字タイミングを示すタイ
ムチャートである。
ムチャートである。
【図６】従来のヘッド駆動回路のブロック図である。
【図７】図６のブロックの動作を示すタイムチャートで
ある。
ある。
【図８】図６のブロックにおけるヘッド駆動タイマ部の
回路図である。
回路図である。
【図９】図８の回路の動作を示すタイムチャートであ
る。
る。
１１〜１８，２１〜２８，３１〜３８ ＦＦ ４１〜４８ シフトパルス出力 ６４，６５ ナンドゲート ７１，７２ シフト回路 ７３ ＦＦ群回路
Claims (2)
- 【請求項１】 前段のデータ出力が次段のデータ入力へ
印加され互いに縦続接続されたｎ個のフリップフロップ
素子からなり、初段のフリップフロップ素子のデータ入
力には所定固定レベルの電圧が印加されそのクロック入
力には周期Ｔの第１パルス列信号が供給され、２段目以
降のフリップフロップ素子のクロック入力端子には前記
第１パルス列信号と同期した周期Ｔ／ｎの第２パルス列
信号が供給され、１段目及び２段目リップフロップのデ
ータ出力が一致したとき前記１段目のフリップフロップ
をリセットするよう構成された第１のシフト手段と、 前段のデータ出力が次段のデータ入力へ印加され互いに
縦続接続されたｎ個のフリップフロップ素子からなり、
初段のフリップフロップ素子のデータ入力には前記固定
レベルの電圧が印加されそのクロック入力には周期Ｔで
かつ前記第１パルス列信号と所定位相差の第３パルス列
信号が供給され、２段目以降のフリップフロップ素子の
クロック入力端子には前記第３パルス列信号と同期した
周期Ｔ／ｎの第４パルス列信号が供給され、１段目及び
２段目リップフロップのデータ出力が一致したとき前記
１段目のフリップフロップをリセットするよう構成され
た第２のシフト手段と、 データ入力に前記固定レベルの電圧が印加された第１〜
第ｎのフリップフロップ素子からなり、前記第１のシフ
ト手段の各段のフリップフロップ素子のデータ出力が前
記第１〜第ｎのフリップフロップ素子の夫々対応する各
クロック入力とされ、前記第２のシフト手段の各段のフ
リップフロップ素子の各データ出力が前記第１〜第ｎの
フリップフロップ素子の夫々対応するリセット入力とさ
れたフリップフロップ群とを含み、 前記第１〜第ｎのフリップフロップ素子の各データ出力
から順次Ｔ／ｎの位相差を有するシフトパルスを生成す
るようにしたことを特徴とするシフトパルス生成回路。 - 【請求項２】 複数のヘッドピンからなりこれ等ヘッド
ピンを１／ｎのピン群に分割して印字制御を行うように
した低騒音ドットマトリックスインパクトプリンタのヘ
ッド駆動回路であって、 前段のデータ出力が次段のデータ入力へ印加され互いに
縦続接続されたｎ個のフリップフロップ素子からなり、
初段のフリップフロップ素子のデータ入力には所定の固
定レベルの電圧が印加されそのクロック入力には印字ス
トロークに等しい周期Ｔの第１パルス列信号が供給さ
れ、２段目以降のフリップフロップ素子のクロック入力
端子には前記第１パルス列信号と同期した周期Ｔ／ｎの
第２パルス列信号が供給され、１段目及び２段目リップ
フロップのデータ出力が一致したとき前記１段目のフリ
ップフロップをリセットするよう構成された第１のシフ
ト手段と、 前段のデータ出力が次段のデータ入力へ印加され互いに
縦続接続されたｎ個のフリップフロップ素子からなり、
初段のフリップフロップ素子のデータ入力には前記固定
レベルの電圧が印加されそのクロック入力には周期Ｔで
かつ前記第１パルス列信号に対してプリントヘッド駆動
時間に相当する位相差を有する第３パルス列信号が供給
され、２段目以降のフリップフロップ素子のクロック入
力端子には前記第３パルス列信号と同期し周期Ｔ／ｎの
第４パルス列信号が供給され、１段目及び２段目リップ
フロップのデータ出力が一致したとき前記１段目のフリ
ップフロップをリセットするよう構成された第２のシフ
ト手段と、 データ入力に前記固定レベルの電圧が印加された第１〜
第ｎのフリップフロップ素子からなり、前記第１のシフ
ト手段の各段のフリップフロップ素子のデータ出力が前
記第１〜第ｎのフリップフロップ素子の夫々対応する各
クロック入力とされ、前記第２のシフト手段の各段のフ
リップフロップ素子の各データ出力が前記第１〜第ｎの
フリップフロップ素子の夫々対応するリセット入力とさ
れたフリップフロップ群とを含むシフトパルス生成手段
と、 前記シフトパルス生成手段の前記第１〜第ｎのフリップ
フロップ素子の第１〜第ｎのデータ出力を夫々入力とす
る第１〜第ｎのヘッド駆動手段とを含み、 前記第１〜第ｎのヘッド駆動手段の出力により夫々対応
する第１〜第ｎのピン群を夫々駆動するよう構成したこ
とを特徴とするヘッド駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044992A JPH05185658A (ja) | 1992-01-09 | 1992-01-09 | シフトパルス発生回路及びそれを用いたドットマトリックスインパクトプリンタのヘッド駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044992A JPH05185658A (ja) | 1992-01-09 | 1992-01-09 | シフトパルス発生回路及びそれを用いたドットマトリックスインパクトプリンタのヘッド駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05185658A true JPH05185658A (ja) | 1993-07-27 |
Family
ID=12027378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2044992A Pending JPH05185658A (ja) | 1992-01-09 | 1992-01-09 | シフトパルス発生回路及びそれを用いたドットマトリックスインパクトプリンタのヘッド駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05185658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6616357B2 (en) * | 2000-05-17 | 2003-09-09 | Nec Corporation | Dot line printer |
-
1992
- 1992-01-09 JP JP2044992A patent/JPH05185658A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6616357B2 (en) * | 2000-05-17 | 2003-09-09 | Nec Corporation | Dot line printer |
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