JPH06293135A - マトリクスプリンタの印字回路の駆動方法 - Google Patents

Abstract

(57)【要約】 【目的】マトリックスプリンタの電源容量を低減しかつ
印字のずれを減少する。 【構成】印字信号をシリアルに入力しパラレルに出力す
る第１のシフトレジスタ１０１、第１のシフトレジスタ
の出力をラッチするラッチ回路１２１、イネイブル信号
を順次遅延してパラレルに出力する第２のシフトレジス
タ１３１およびラッチ回路と第２のシフトレジスタの出
力の論理積を出力するアンドゲート１４１を有する制御
回路を用いアンドゲートの出力により印字駆動回路の通
電スイッチ手段の開閉を行い、各印字回路ごとにその通
電を開始するタイミングをずらせ、そのずらせる時間を
通電に要する時間より短くする。これにより印字ドット
間の印字開始時間の差を減少させ、ドットのずれを少な
くするとともに、同時に通電される印字駆動回路の数を
制限し電源容量を低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプリンターに関し、更に
詳しくはマトリクスプリンタの印字回路の駆動方法に関
する。

【０００２】

【従来の技術】印字信号を制御回路のレジスタに順次転
送し、該レジスタの各段より前記転送された信号を並列
に取り出し、レジスタの各段に対応した印字駆動回路の
通電を制御しマトリックス印字を行うマトリックスプリ
ンタの印字回路の駆動方法は、電磁式のインパクトドッ
トプリンタ、熱転写式ドットプリンタ、インクジェット
プリンタ等において広く用いられている。この駆動方法
は図７に示すような同時駆動方式と図９に示すような時
分割印字方式に大別することができる。

【０００３】図７で１はシリアルデータが入力されクロ
ック信号により順次データをシフト記録するシフトレジ
スタでありＤーＦＦの複数段により構成される。このシ
フトレジスタ１のパラレル出力はラッチ信号によりＤ−
ＦＦの複数段よりなるラッチ回路２に記録される。ラッ
チ回路２のパラレル出力は印字駆動素子を駆動する印字
駆動回路の数と同数だけ設けた２入力アンドゲート３に
一方の入力線に入力する。イネイブル信号が共通の信号
線１３より該アンドゲート３の他方の入力線に入力す
る。アンドゲート３の出力はイネイブル信号が”Ｈ”の
間ラッチ回路の出力の状態で”Ｈ”と”Ｌ”が決まりト
ランジスタＴｒ１、Ｔｒ２、・・・・の導通を図８のタ
イムチャートに示すように同時にそれぞれＯＮまたはＯ
ＦＦとして印字駆動回路の負荷要素５に流れる電流を制
御しラッチ回路に記憶されたデータに対応するドット印
字を同時に行う。

【０００４】図９においてはアンドゲート３の一方の入
力端子には図７と同様にラッチ回路のパラレル出力が入
力するが、アンドゲートの他方の入力端子はグループご
とに異なる第１、第２、第３のイネイブル信号線１５、
１７、１９に接続され、これら信号線にはそれぞれ時間
的にずれて重ならないイネイブル信号１、イネイブル信
号２、イネイブル信号３が加えられ、図１０のタイムチ
ャートに示すようにグループごとに時分割でトランジス
タトランジスタＴｒ１、Ｔｒ２、・・・・の導通を制御
し負荷要素５の時分割駆動を行う。

【０００５】時分割駆動の方法としてはこの他に特開平
２ー２１７２５３公報の第１図に示すように負荷要素を
グループ分けしてグループ別のグループスイッチ手段お
よび各グループの同一順位の負荷要素に共通に接続する
チャンネルスイッチ手段にマトリックス状に接続し、ラ
ッチ回路のパラレル出力によりチャンネルスイッチ手段
を開閉し、イネブル信号により時分割的にグループスイ
ッチ手段を開閉することにより同号公報の第２図に示す
ようなタイミングで時分割駆動を行うことができる。

【０００６】

【発明が解決しようとする課題】以上に述べたような印
字データをシフトレジスタおよびラッチ回路を用いてシ
リパラ変換を行う方式のマトリクスプリンタの印字回路
の駆動方法において、同時駆動の方式をとるときは、同
時にすべての負荷要素に通電する場合に対応して電源の
容量を上げなければならず、また、印字のパタンに応じ
て同時に通電する負荷要素の数が増減するとき電圧降下
の変動により負荷要素の端子電圧が変化し印字品質の低
下を招く。かかる問題を回避するため、時分割駆動によ
り、同時に通電する負荷要素の数を減少させることはで
きる。

【０００７】しかしこの場合、グループごとの駆動パル
ス同士を重ねることができないためグループが移るたび
に負荷要素の通電時間だけ駆動のタイミングが遅れ、こ
れに伴い印字ドットの位置が前記通電時間の間に印字ヘ
ッドが走行する距離だけ不連続にずれる。これにより印
字パタンの直線性が損なわれ印字品質が低下する。これ
に対し、印字ヘッドのノズル、ピン等の印字要素の配置
を階段状にずらせて印字のずれをキャンセルする方法も
あるが、構造上、性能上の制約を受け、対策は決して容
易ではない。このことは１個の負荷要素が１ドットの印
字を行うために必要な通電時間をあまり短くできない場
合、例えば電磁式のインパプトプリンタ、圧電式インク
ジェットプリンタ等の場合特に問題となる。

【０００８】本発明は印字データをシフトレジスタおよ
びラッチ回路を用いてシリパラ変換を行う方式のマトリ
クスプリンタの印字回路の駆動方法における上記のよう
な従来技術の欠点を除去し、電源の容量が小さくて済
み、電圧降下および印字のずれによる印字品質の低下が
生じにくい印字回路の駆動方法を提供することを目的と
する。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に本発明は印字信号が順次入力されるシフトレジスタ、
該シフトレジスタのデータが一時に転送されるラッチ回
路を備えた制御回路を用い、該ラッチ回路の各出力に基
づき対応する複数の印字駆動回路の共通の電源からの通
電を制御しドット印字を行うマトリックスプリンタの印
字回路の駆動方法において、各印字駆動回路が印字を行
うときの通電を開始するタイミングを順次その通電に要
する時間よりも短い時間だけずらせて印字駆動回路の駆
動を行うことを特徴とする。

【００１０】さらにマトリックスプリンタの印字回路の
駆動方法において、印字信号をシリアルに入力しパラレ
ルに出力する第１のシフトレジスタ、該第１のシフトレ
ジスタの出力をラッチするラッチ回路、イネイブル信号
をシリアルに入力し、パラレルに順次遅延して出力する
第２のシフトレジスタおよび前記ラッチ回路と第２のシ
フトレジスタの対応する出力の論理積を出力するアンド
ゲートを有する制御回路を用い、前記アンドゲートの出
力により印字駆動回路のスイッチ手段の開閉を制御し、
複数の印字駆動回路の通電の制御を開始するタイミング
を、各印字駆動回路ごとに順次ずらせ、そのずらせる時
間を通電に要する時間より短くして駆動することを特徴
とする。

【００１１】また圧電式インクジェットプリンタの印字
回路の駆動方法において、印字信号をシリアルに入力し
パラレルに出力する第１のシフトレジスタ、該第１のシ
フトレジスタの出力をラッチするラッチ回路、イネイブ
ル信号をシリアルに入力しパラレルに順次遅延して出力
する第２のシフトレジスタ、第２のシフトレジスタのｎ
段目とｎ＋１段目の出力の論理積および論理和をそれぞ
れ出力する第１のアンドゲートおよびオアゲート、第１
のアンドゲートの出力とラッチ回路のｎ番目の出力との
論理積を出力する第２のアンドゲート、オアゲートの出
力とラッチ回路のｎ番目の出力の負の論理積を出力する
ナンドゲートを有する制御回路を用い、圧電駆動回路に
おいて通電を支配する１のスイッチ手段および他の１の
スイッチ手段の開閉をそれぞれ前記の第２のアンドゲー
トおよびナンドゲートの出力により制御し、複数の圧電
駆動回路の各々において前記スイッチ手段により通電を
開始するタイミングを順次ずらせ、そのずらせる時間を
各圧電駆動回路の全通電時間より短くして駆動すること
を特徴とする。

【００１２】

【作用】本発明によればシフトレジスタおよびラッチ回
路を備え、印字データがシリパラ変換される複数の印字
駆動回路を有するマトリックスプリンタの印字回路の駆
動方法において、各印字駆動回路が印字を行うときの通
電を開始するタイミングを順次その通電に要する時間よ
りも短い時間だけずらせて印字駆動回路の駆動を行う。
従って、同時に通電される負荷要素の数を制限し、電源
容量を小さくすることができ、電圧降下による印字品質
の低下を防止できる。（今、通電時間をＴ、前記通電開
始のタイミングのずれをＴ／Ｎとすると、同時に駆動す
る負荷要素の数はＮ個となる。）一方、前記の最初の段
をずらせるタイミングは１ドットの印字を行う行うため
に負荷要素に通電すべき時間よりもかなり短い時間とす
ることができる。

【００１３】従ってこの場合、隣合う負荷要素による印
字ドット間のずれは常に前記通電時間の何分の一かの短
い時間の間に印字ヘッドが移動する長さに押さえること
ができ、前記の時分割駆動のパタンに比してギザギザが
無くなり、印字品質が向上する。またこのままでは印字
パタンの縦方向の直線パタンは直角方向から多少傾くこ
とになるが、印字ヘッドのノズル、ピン等の印字要素の
配置を印字ヘッドの走行方向に直角な方向から若干ずれ
た方向に直線的に配置することにより、印字ドット間の
ずれをキャンセルし、直線パタンの前記の傾きを除去ま
たは減少することが比較的容易に実現できる。また第２
のシフトレジスタを１本で構成するのではなく複数に分
割し、その各々にイネイブル信号を入力することによ
り、分割した分だけ傾きを減らすことができる。

【００１４】

【実施例】

（実施例１）以下に本発明の第１の実施例を図１を参照
して説明する。図１は本発明による駆動方法に用いる印
字回路の制御手段を示す。図１において複数のＤーＦＦ
のデータ出力端子およびデータ入力端子を順次つなぎ合
わせて第１のシフトレジスター１０１を構成する。シフ
トレジスタ１０１の１段目のＦＦのデータ入力端子には
入力データ線１０９が接続されている。第１のシフトレ
ジスタ１０１を構成する各ＦＦ１０３のクロック端子Ｔ
およびリセット端子１０７はそれぞれ共通のデータクロ
ック信号線１１１およびリセット信号線１１３に接続さ
れている。

【００１５】シフトレジスタ１０１を構成する各ＦＦ１
０３の出力端子Ｑはラッチ回路１２１を構成するＦＦ１
２３の対応するデータ入力端子Ｄに第１の並列出力線１
２０により接続される。ラッチ回路の各ＦＦ１２３のＴ
端子は共通のラッチ信号線１２５に接続される。

【００１６】次に複数のＤＦＦのデータ出力端子（Ｑ端
子）およびデータ入力端子（Ｄ端子）を順次つなぎ合わ
せて遅延回路として作用する第２のシフトレジスター１
３１を構成する。第２のシフトレジスタ１３１の１段目
のＦＦのＤ端子にはイネイブル信号線１２９が接続され
ている。第２のシフトレジスタ１３１を構成する各ＦＦ
１３３のクロック端子（Ｔ端子）は共通のクロック信号
線１３５に接続されている。

【００１７】第２のシフトレジスタ１３１の各ＦＦ１３
３のＱ端子から並列に第２の並列出力線１３７が引き出
され対応するアンドゲート１４１に一方の入力線として
接続される。前記ラッチ回路１２１の各ＦＦ１２３のＱ
端子からラッチ出力線１２７が引き出され対応するアン
ドゲート１４１に他方の入力線として接続される。アン
ドゲート１４１の出力線は例えば図１の点線の枠内に示
すようにマトリックスプリンタの印字駆動回路の負荷要
素５の通電を断続するトランジスタＴｒ１、Ｔｒ２、・
・・・のベースに接続する。

【００１８】制御手段の動作につき説明する。第１のシ
フトレジスタ１０１のデータ入力線１０９に印字データ
がシリアルに入力する。このシリアルデータはデータク
ロック信号線１１１にクロックパルスが加えられると、
該クロックパルスの立ち上がりに同期して１段ずつＦＦ
１０３のＱ端子に転送されて行く。クロックパルスがｎ
回加えられると、ｎビットのシリアルデータはシフトレ
ジスタに順次転送されｎ段のＦＦのＱ端子にパラレルデ
ータとして保持される。このパラレルデータはラッチ回
路１２１を構成するＦＦ１２３の対応するデータ入力端
子Ｄに第１の並列出力線１２０により伝えられ、ラッチ
信号線１２５にラッチ信号が加えられると、該パラレル
データはラッチされてラッチ回路のＦＦ１２３のＱ端子
側にパラレルデータとして保持される。この時点でリセ
ット信号線１１３にリセット信号を加え第１のシフトレ
ジスタ１０１をリセットしても前記パラレルデータは依
然ラッチ回路に保持されている。そこでラッチされたデ
ータに基づいて印字を行っている間に新しいデータを第
１のシフトレジスタ１０１に取り込むことができる。

【００１９】次に、図２のタイムチャートに示すように
イネーブル信号線１２９にシリアルにたとえば期間３Ｔ
だけ立ち上がる１発のイネーブル信号Ｑｉを加え、クロ
ック信号線１３５に周期ＴのクロックパルスＣＬＫを加
えると、第２のシフトレジスタのＦＦの各段のＱ端子の
遅延信号Ｑ１，Ｑ２、・・・・は順次Ｔだけずれて立ち
上がり、３Ｔの間継続して立ち下がる。従って、同時に
立ち上がっているＱ端子は最大３個である。このように
してイネイブル信号のシリアルデータがパラレルデータ
に変換され第２のシフトレジスタのＦＦのＱ端子から順
次遅延した状態で出力し、前記ラッチ回路のＦＦ１２３
の出力とともにアンドゲートの入力側に入力し、入力デ
ータの論理積をアンドゲートの出力側に出力する。そし
て該アンドゲートの出力を駆動回路のスイッチ手段であ
るトランジスタＴｒ１，Ｔｒ２，・・・・のベースに入
力することにより、アンドゲートの出力のＨ、Ｌに従っ
て駆動回路の電流をオンオフする。

【００２０】従って、イネイブル信号に基づき第２のシ
フトレジスタからパラレルに出力される遅延信号により
順次選択された駆動回路の中で対応するラッチデータが
Ｈであるものが３Ｔの期間通電される。図２はラッチ回
路の１、２、３、４番目のＦＦの出力がそれぞれＨ，
Ｈ，Ｌ，Ｈである場合の通電の状態を示す。このように
して、同時に通電される駆動回路の数を例えば３個以下
とすることができる。この結果、駆動回路の総数が例え
ば９個であるとすると、同時印字の場合に比し電源から
流出する電流は１／３となり、電源の容量を低減させる
ことができ、また電圧降下による印字品質の低下を防止
することができる。

【００２１】つぎに、順次駆動が開始される負荷要素
（または駆動回路）の駆動のタイミングのずれを例えば
Ｔとすることができるが、これは各駆動回路の通電時間
の１／３である。これにより、印字ドットの隣接するド
ットの直角方向のずれを、従来の方式により３個ずつ時
分割駆動した場合の隣接するドットの直角方向のずれの
最大値が駆動回路の通電時間３Ｔに対応する距離だけず
れるのに対し、そのずれ量を常にその１／３であるＴに
対応する距離に押さえ、印字品質を向上することができ
る。さらにはノズル等ドット印字要素の配列方向を印字
ヘッドの走行方向に対し直角から僅かに傾けた直線配列
とすることにより、前記のずれ量をキャンセルすること
もできる。また第２のシフトレジスタを１本で構成する
のではなく複数に分割し、その各々にイネイブル信号を
入力することにより、分割した分だけ傾きを減らすこと
ができる。

【００２２】（実施例２）本発明の第２の実施例につき
図３および図４を参照して説明する。本実施例は圧電素
子を用いたインクジェットヘッドの印字回路の駆動方法
に関するものである。まず本実施例に用いる負荷要素で
ある圧電素子の駆動回路につき図４を参照して説明す
る。ここでは対向する第１の電極５５３、第２の電極５
５５同士が導通する２個の圧電素子５５１が示されてお
り、例えば特開平２ー１８０５４公報に記載されたシェ
アモードの圧電式インクジェットヘッドの１個の圧力室
を形成する一対の圧電素子に相当する。しかし、電気回
路の要素として見れば、１個の圧電素子と等価であり、
従ってこの回路は１個の圧力室が１個の圧電素子を備え
る通常の圧電式インクジェットヘッドの圧電素子を駆動
する回路と考えても良い。いずれにしても本実施例はこ
のような圧電駆動回路を複数個備えている印字回路を対
象とする。

【００２３】さて圧電素子５５１の第１の電極５５３は
共通に接続され正の電源線ＨＶに接続されている。これ
と対向する第２の電極５５５は引き出し線５０３を介し
て抵抗Ｒ２、第１のｎｐｎバイポーラトランジスタ５０
１を経てアースに接続されるとともに、同じく引き出し
線５０３を介して抵抗Ｒ１、ｐｎｐバイポーラトランジ
スタ５０５を経て正の電源線に接続される。ｐｎｐバイ
ポーラトランジスタ５０５のベースは抵抗Ｒ３を介して
正の電源線ＨＶに接続されるとともに抵抗Ｒ４、第２の
ｎｐｎバイポーラトランジスタ５０７を経てアースに接
続される。

【００２４】今、図５のタイムチャートに示すように第
２のｎｐｎバイポーラトランジスタ５０７のベースに放
電信号としてＰ0 を加え、第１のｎｐｎバイポーラトラ
ンジスタ５０１のベースに前記Ｐ0 の立ち下がりより遅
く立ち上がりＰ0 の立ち上りより早く立ち下がる充電信
号Ｎを加える。Ｐ0 が立ち上がっている間は第２のｎｐ
ｎバイポーラトランジスタ５０７が導通し抵抗Ｒ３に電
流が流れるのでｐｎｐバイポーラトランジスタ５０５の
ベースの電位Ｐ1 は低下しｐｎｐバイポーラトランジス
タ５０５は導通状態となっており、一方充電信号Ｎは下
がったままなので第１のｎｐｎバイポーラトランジスタ
５０１は非導通となっており、圧電素子の電極のうち正
の電源線に接続する電極５５３とこれと対向する電極５
５５の間にｐｎｐバイポーラトランジスタ５０５、抵抗
Ｒ１、引き出し線５０３を介して放電ループが形成さ
れ、放電がおこなわれ、電極５５５は電極５５３と同様
に正の電源レベルとなり、引き出し線の電位Ａも正の電
源レベルとなっている。

【００２５】次に前記Ｐ0 が立ち下がると第２のｎｐｎ
バイポーラトランジスタ５０７が非導通状態となり、ｐ
ｎｐバイポーラトランジスタ５０５のベース電位Ｐ1 が
上りｐｎｐバイポーラトランジスタ５０５は非導通状態
となる。よって前記Ｐ0 が立ち下がり充電信号Ｎが立ち
上がるまでの間はｐｎｐバイポーラトランジスタ５０５
と第１のｎｐｎバイポーラトランジスタ５０１は共に非
導通状態となるので第２の電極５５５は正の電源レベル
となっており、引き出し線の電位Ａも依然正の電源レベ
ルを維持する。このような非導通期間を設けるのいわゆ
る貫通電流の防止を確実ならしめるためである。

【００２６】次に充電信号Ｎが立ち上がっている期間Ｔ
１においては第１のｎｐｎトランジスタ５０１のみが導
通状態となり、正の電源線から圧電素子５５１、引き出
し線５０３、抵抗Ｒ２、第１のｎｐｎバイポーラトラン
ジスタ５０１を介してアースに至る充電ループが形成さ
れるため圧電素子の電極の５５３、５５５間の充電が行
われ、電極５５５の電位および引き出し線の電位Ａはア
ースレベルに低下する。

【００２７】次に充電信号Ｎが立ち下った後前記Ｐ0 が
立ち上がるまでの期間Ｔ２においては、第１のｎｐｎバ
イポーラトランジスタ５０１が非導通状態となるがｐｎ
ｐバイポーラトランジスタ５０５も依然非導通状態にあ
るので、電極５５５の電位および引き出し線の電位Ａは
依然アースレベルを維持する。

【００２８】次に前記Ｐ0 が立ち上がると前述のごとく
して電位Ｐ1 は立ち下がり、ｐｎｐバイポーラトランジ
スタ５０５は導通状態となり、一方充電信号Ｎは下がっ
たままなので第１の第１のｎｐｎバイポーラトランジス
タ５０１は非導通となっているので、第１の電極５５３
とこれと対向する第２電極５５５の間にｐｎｐバイポー
ラトランジスタ５０５、抵抗Ｒ１、引き出し線を介して
放電ループが形成され、放電がおこなわれ、放電の期間
Ｔ３の経過の後、第２の電極５５５も正の電源レベルと
なり、引き出し線の電位Ａは正の電源レベルとなる。そ
の後この状態は次に充電信号Ｎが立ち上がるまで維持さ
れ、電流の流入、流失は起こらない。

【００２９】このようにして圧電素子の電極の充電およ
び放電を交互に行うことにより、圧電素子の変形および
復元を行い、インクジェットヘッドの複数の圧力室の容
積を変化させてインクを圧縮しノズル孔よりインクを吐
出しドット印字を行う。

【００３０】次に、本実施例において複数個の上記の圧
電駆動回路に充電信号および放電信号を加え、順次異な
るタイミングで動作を開始させる方法につき説明する。
図３はこの方法に用いる回路を示す。図３において第１
のシフトレジスタ１０１、ラッチ回路１２１、遅延回路
として動作する第２のシフトレジスタ１３１の構成およ
び動作は第１の実施例において図１を用いて説明したも
のと次の点を除いて同様である。即ち第２のシフトレジ
スタ１３１のＦＦの数はラッチ回路１２１を構成するＦ
Ｆの数をｎ個としたときｎ＋１個である点が異なってい
る。

【００３１】次にゲートの構成につき述べる。ゲートは
ｎ個のグループに分けられる。第１グループの第１のア
ンドゲート６１１、および同じくオアゲート６１３の入
力端子の一方には第２のシフトレジスタ１３１の１段目
のＦＦから出力される遅延信号Ｑ１を伝達する引き出し
線が導通し、他方の端子には２段目のＦＦから出力され
る遅延信号Ｑ２を伝達する引き出し線が導通する。第１
グループの第２のアンドゲート６１５およびナンドゲー
ト６１７の一方の入力端子は共にラッチ回路１２１の第
１番目のＦＦの出力端子と導通し、他方の入力端子はそ
れぞれ前記第１グループの第１のアンドゲート６１１の
出力端子およびオアゲート６１３の出力端子と導通す
る。

【００３２】第１グループの第２のアンドゲート６１５
およびナンドゲート６１７の出力端子はそれぞれ前記複
数の圧電駆動回路のうちの１番目の圧電駆動回路におけ
る充電信号Ｎの入力端子（図４における第１のｎｐｎバ
イポーラトランジスタ５０１のベース）および放電信号
Ｐ0 の入力端子（図４における第２のｎｐｎバイポーラ
トランジスタ５０７のベース）に導通する。

【００３３】以下同様にして第ｎグループの第１のアン
ドゲート６１１、および同じくオアゲート６１３の入力
端子の一方には第２のシフトレジスタ１３１のｎ段目の
ＦＦから出力される遅延信号Ｑｎを伝達する引き出し線
が導通し、他方の端子にはｎ＋１段目のＦＦから出力さ
れる遅延信号Ｑｎ＋１を伝達する引き出し線が導通す
る。第ｎグループの第２のアンドゲート６１５およびナ
ンドゲート６１７の一方の入力端子は共にラッチ回路１
２１の第ｎ番目のＦＦの出力端子と導通し、他方の入力
端子はそれぞれ前記第ｎグループの第１のアンドゲート
６１１の出力端子およびオアゲート６１３の出力端子と
導通する。第ｎグループの第２のアンドゲート６１５お
よびナンドゲート６１７の出力端子はそれぞれ前記複数
の圧電駆動回路のうちのｎ番目の圧電駆動回路における
充電信号Ｎの入力端子（図４における第１のｎｐｎバイ
ポーラトランジスタ５０１のベース）および放電信号Ｐ
0 の入力端子（図４における第２のｎｐｎバイポーラト
ランジスタ５０７のベース）に導通する。なお、図３に
おいてはｎ＝１６の場合が示されている。

【００３４】図６のタイムチャートに示すように、イネ
イブル信号線１２９にシリアルにたとえば期間３Ｔだけ
立ち上がる１発のイネイブル信号Ｑｉを加えクロック信
号線１３５に周期ＴのクロックパルスＣＬＫを加える
と、第２のシフトレジスタ１３１のＦＦ１３３の各段の
Ｑ端子の遅延信号Ｑ１、Ｑ２、Ｑ３、・・・・、Ｑ１
６、Ｑ１７は順次Ｔだけずれて立ち上がり、３Ｔの間継
続して立ち下がる。信号Ｑ１とＱ２が共に立ち上がって
いる期間は第１グループの第１のアンドゲート６１１の
出力が立ち上がり、ラッチ回路にラッチされたたデータ
がＨのときは、その期間、第１グループの第２のアンド
ゲート６１５の出力端子には第１の圧電駆動回路に対す
る充電信号Ｎーｏｎ１が立ち上がる。

【００３５】また、電位Ｑ１とＱ２のいずれかが立ち上
がっている期間は第１グループのオアゲート６１３の出
力が立ち上がり、ラッチ回路にラッチされたたデータが
Ｈのときは、その期間、第１グループのナンドゲート６
１７の出力端子には第１の圧電駆動回路に対する放電信
号Ｐーｏｎ１が立ち下がる。図６のタイムチャートに示
すように放電信号Ｐーｏｎ１が立ち下がった後に充電信
号Ｎーｏｎ１が立ち上がり、充電信号Ｎーｏｎ１が立ち
下がった後に放電信号Ｐーｏｎ１が立ち上がる。

【００３６】同様にして信号Ｑ２とＱ３が共に立ち上が
っている期間は第２グループの第２のアンドゲート６１
５の出力端子には第２の圧電駆動回路に対する充電信号
Ｎーｏｎ２が立ち上っている。また、信号Ｑ２とＱ３の
いずれかが立ち上がっている期間は、第２グループのナ
ンドゲート６１７の出力端子には第２の圧電駆動回路に
対する放電信号Ｐーｏｎ２が立ち下がる。図６のタイム
チャートに示すように放電信号Ｐーｏｎ２が立ち下がっ
た後に充電信号Ｎーｏｎ２が立ち上がり、充電信号Ｎー
ｏｎ２が立ち下がった後に放電信号Ｐーｏｎ２が立ち上
がる。

【００３７】以下同様にして信号Ｑ１６とＱ１７が共に
立ち上がっている期間は第１６の圧電駆動回路に対する
充電信号Ｎーｏｎ１６が立ち上がっている。また、信号
Ｑ１６とＱ１７のいずれかが立ち上がっている期間は第
１６グループのナンドゲート６１７の出力端子には第１
６の圧電駆動回路に対する放電信号Ｐーｏｎ１６が立ち
下がっている。

【００３８】このようにして、充電信号および放電信号
が加えられると１６個の圧電駆動回路が、先に説明した
動作原理により、クロック信号の周期Ｔのずれをもって
順次駆動される。ここで充電から放電までの時間は図５
に示すようにＴ１＋Ｔ２である。そして図６ではＴ１＝
２Ｔ、Ｔ２＝Ｔとなる。従って同時に通電される圧電駆
動回路の数は最大３個に押さえられる。この結果１６個
の回路を同時駆動する場合に比し電源の容量を低減させ
ることができ、また電圧降下による印字品質の低下を防
止することができる。またインクの吐出は方式により圧
電素子の電極の充電の際に行われる場合と放電の際に行
われる場合があるが、いずれにしても隣接する順位の圧
電駆動回路間の動作のタイミングのずれはＴであり、前
記の駆動に要せる通電期間（図６ではＱｉの３Ｔ）より
遥かに短い。従って実施例１に説明したのと同様の理由
により、従来の時分割方式に比し印字のずれを除去或い
は減少させ印字品質を向上させることができる。

【００３９】

【発明の効果】本発明によればシフトレジスタおよびラ
ッチ回路を備え、印字データがシリパラ変換されるマト
リックスプリンタにおいて、電源容量を小さくすること
ができ、電圧降下による印字品質の低下を防止できると
ともに従来の時分割駆動方式において発生していた印字
ドット間の直角方向のずれを除去または減少させる事に
より印字品質を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例において用いられる制御
回路を示す図である。

【図２】本発明の第１の実施例における駆動方法を示す
タイムチャートである。

【図３】本発明の第２の実施例において用いられる制御
回路を示す図である。

【図４】本発明の第２の実施例において用いられる圧電
駆動回路を示す図である。

【図５】本発明の第２の実施例において用いられる圧電
駆動回路の動作を示すタイムチャートである。

【図６】本発明の第２の実施例において用いられる制御
回路の動作を示すタイムチャートである。

【図７】従来のマトリックスプリンターの印字回路の駆
動方法に用いられる回路を示す図である。

【図８】従来のマトリックスプリンターの印字回路の駆
動方法に用いられる回路の動作を示すタイムチャートで
ある。

【図９】従来のマトリックスプリンターの印字回路の駆
動方法に用いられる回路を示す図である。

【図１０】従来のマトリックスプリンターの印字回路の
駆動方法に用いられる回路の動作を示すタイムチャート
である。

【符号の説明】

１ シフトレジスタ ２ ラッチ回路 ３ アンドゲート ５ 負荷要素 １３ イネイブル信号線 １５ 第１のイネイブル信号線 １７ 第２のイネイブル信号線 １９ 第３のイネイブル信号線 １０１ 第１のシフトレジスタ １０３ 第１のシフトレジスタのＦＦ １０７ ＦＦのリセット端子 １０９ 入力データ線 １１１ データクロック信号線 １１３ リセット信号線 １２０ 第１の並列出力線 １２１ ラッチ回路 １２３ ラッチ回路のＦＦ １２５ ラッチ信号線 １２７ ラッチ出力線 １２９ イネイブル信号線 １３１ 第２のシフトレジスタ １３３ 第２のシフトレジスタのＦＦ １３５ 第２のシフトレジスタのクロック信号線 １３７ 第２の並列出力線 １４１ アンドゲート ５０１ 第１のｎｐｎバイポーラトランジスタ ５０３ 引き出し線 ５０５ ｐｎｐバイポーラトランジスタ ５０７ 第２のｎｐｎバイポーラトランジスタ ５５１ 圧電素子 ５５３ 圧電素子の第１の電極 ５５５ 圧電素子の第２の電極 ６１１ 第１のアンドゲート ６１３ オアゲート ６１５ 第２のアンドゲート ６１７ ナンドゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 印字信号が順次入力されるシフトレジス
   タ、該シフトレジスタのデータが一時に転送されるラッ
   チ回路を備えた制御回路を用い、該ラッチ回路の各出力
   に基づき対応する複数の印字駆動回路の共通の電源から
   の通電を制御しドット印字を行うマトリックスプリンタ
   の印字回路の駆動方法において、各印字駆動回路が印字
   を行うときの通電を開始するタイミングを順次その通電
   に要する時間よりも短い時間だけずらせて印字駆動回路
   の駆動を行うことを特徴とするマトリックスプリンタの
   印字回路の駆動方法。
2. 【請求項２】 マトリックスプリンタの印字回路の駆動
   方法において、印字信号をシリアルに入力しパラレルに
   出力する第１のシフトレジスタ、該第１のシフトレジス
   タの出力をラッチするラッチ回路、イネイブル信号をシ
   リアルに入力し、パラレルに順次遅延して出力する第２
   のシフトレジスタおよび前記ラッチ回路と第２のシフト
   レジスタの対応する出力の論理積を出力するアンドゲー
   トを有する制御回路を用い、前記アンドゲートの出力に
   より印字駆動回路のスイッチ手段の開閉を制御し、複数
   の印字駆動回路の通電の制御を開始するタイミングを、
   各印字駆動回路ごとに順次ずらせ、そのずらせる時間を
   通電に要する時間より短くして駆動することを特徴とす
   るマトリックスプリンタの印字回路の駆動方法。
3. 【請求項３】 印字信号が順次入力されるシフトレジス
   タ、該シフトレジスタのデータが一時に転送されるラッ
   チ回路を備えた制御回路を用い、該ラッチ回路の各出力
   に基づき対応する複数の圧電駆動回路の共通の電源から
   の通電を制御しドット印字を行う圧電式インクジェット
   プリンタの印字回路の駆動方法において、各圧電駆動回
   路が圧電素子の充電および放電のためのそれぞれの通電
   を開始するタイミングを順次その通電に要する時間より
   も短い時間だけずらせて印字駆動回路の駆動を行うこと
   を特徴とする圧電式インクジェットプリンタの印字回路
   の駆動方法。
4. 【請求項４】 圧電式インクジェットプリンタの印字回
   路の駆動方法において、印字信号をシリアルに入力しパ
   ラレルに出力する第１のシフトレジスタ、該第１のシフ
   トレジスタの出力をラッチするラッチ回路、イネイブル
   信号をシリアルに入力しパラレルに順次遅延して出力す
   る第２のシフトレジスタ、第２のシフトレッジスタのｎ
   段目とｎ＋１段目の出力の論理積および論理和をそれぞ
   れ出力する第１のアンドゲートおよびオアゲート、第１
   のアンドゲートの出力とラッチ回路のｎ番目の出力との
   論理積を出力する第２のアンドゲート、オアゲートの出
   力とラッチ回路のｎ番目の出力の負の論理積を出力する
   ナンドゲートを有する制御回路を用い、圧電駆動回路に
   おいて通電を支配する１のスイッチ手段および他の１の
   スイッチ手段の開閉をそれぞれ前記の第２のアンドゲー
   トおよびナンドゲートの出力により制御し、複数の圧電
   駆動回路の各々において前記スイッチ手段により通電を
   開始するタイミングを順次ずらせ、そのずらせる時間を
   各圧電駆動回路の全通電時間より短くして駆動すること
   を特徴とする圧電式インクジェットプリンタの印字回路
   の駆動方法。