JP3082661B2

JP3082661B2 - インクジェット記録装置

Info

Publication number: JP3082661B2
Application number: JP6444096A
Authority: JP
Inventors: 邦仁佐藤; 徹三原; 伸一保永; 顕三原; 義尚近藤
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1996-03-21
Filing date: 1996-03-21
Publication date: 2000-08-28
Anticipated expiration: 2016-03-21
Also published as: JPH09254368A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ノズル内に保持さ
れたインクに対し、ノズル内に設けた発熱体にエネルギ
ーを印加して発熱させ、インク内に気泡を発生させてイ
ンクを噴射するインクジェット記録装置に関するもので
ある。

【０００２】

【従来の技術】現在、大きく注目されている技術として
インクジェット記録方式がある。インクジェット記録方
式は、記録品質、記録スピードと価格のバランスに優れ
ており、さらにカラー化が容易、普通紙への記録が可
能、静粛性がよいという利点を持つ。１９８５年以降、
連続的に吐出しているインクを選択的に紙面に着弾させ
るコンティニュアス方式は陰を潜め、選択的にインクを
吐出させるドロップオンデマンド方式が主流になった。
ドロップオンデマンド方式には、インクを急激に加熱し
発生した気泡によりインクを吐出させるサーマル（バブ
ル）方式と、電圧を印加すると変形するセラミックを用
いてインクを吐出させるピエゾ方式がある。

【０００３】サーマルインクジェット方式の場合、印字
に熱エネルギーを利用することから記録中に自己昇温す
る。インクは、温度が高くなると粘度が低下して噴射滴
量が多くなるため、温度変化があると噴射滴量が変化
し、印字画像の劣化を引き起こす。

【０００４】このような問題に対して、温度変化が生じ
ても噴射滴量を一定にする手法として、例えば、特開平
５−３１９０６号公報などに見られるように、発熱素子
の駆動を単一パルスで行なうのではなく、プレパルスと
メインパルスの２つで行ない、温度によりプレパルス幅
を変更するという手法が提案されている。また、発熱素
子の駆動を単一パルスで行なうよりも、プレパルスとメ
インパルスのダブルパルスで駆動した方がエネルギー効
率が良好で、発泡体積、噴射スピード制御が容易であ
る。

【０００５】最近では、例えば、特開平７−９６６０７
号公報において、ダブルパルスで駆動の際に、同一の発
熱素子を駆動するためのプレパルスとメインパルスのイ
ンターバルの間に他の発熱素子を駆動するためのパルス
を挿入して駆動周波数を向上させる手法も開発されてい
る。印字スピードなどの要素により、入力信号シーケン
スで単一パルス駆動も可能であればさらに高速化に有利
である。

【０００６】サーマルインクジェット方式において同時
に印字できる最大のドット数は、電源容量の制約、配線
抵抗による電圧降下の影響、インク圧クロストークなど
による制約から決まる。例えば、通電中に２００ｍＡ程
度の電流が流れる発熱素子を用いた場合、同時に５個以
上の発熱素子を駆動すれば、一度に１Ａ以上もの電流が
流れる。発熱素子を搭載した基板の中央付近では、大電
流が流れると配線抵抗による共通電極の電圧降下の影響
が生じ、印字に悪影響を及ぼす。また、急激な大電流成
分によりプリントヘッドの内部、あるいはプリンタ本体
とプリントヘッドとを接続する共通フレキシブルケーブ
ルでノイズが混入して悪影響を受ける心配もある。

【０００７】一方、コスト削減と高密度化を目的とし
て、ドライバだけでなくドライバを制御する為の駆動回
路も発熱素子と同一のＳｉ基板上に搭載するような方法
が提案されている。最近では、例えば、特開平７−７６
０７８号公報に記載されているように、発熱素子をある
個数ずつ複数のブロックに分割し、ブロック毎に時分割
で駆動する手段を有する装置もある。駆動するブロック
は、デコーダによるデコード信号によって指定し、配線
数を簡略化している。

【０００８】また、噴射時のクロストークを低減するた
め、例えば、特開平６−１９１０３９号公報では、全体
の発熱素子を隣接したある個数ずつ複数のブロックに分
け、ブロック毎に時分割駆動する際に、隣のブロックを
駆動せずになるべく離れたブロックを順次駆動して行く
手段が提案されている。さらに、例えば、特開平６−１
９８８９３号公報では、全体の発熱素子を３個おきに４
つのブロックに分け、ブロック毎に時分割駆動する手段
が提案されている。すなわち、特開平６−１９１０３９
号公報では、ブロック内の各発熱素子は隣接しており、
ブロック毎の駆動が離散的に構成されているに対し、特
開平６−１９８８９３号公報では、ブロック内の各発熱
素子が３個おきの離散的に構成され、隣接ブロックを順
次駆動して行く構成になっている。このようなブロック
駆動に関する提案もなされている。

【０００９】図３４は、従来のインクジェット記録装置
の一例における発熱素子が搭載された基板に設けられた
回路構成図である。図中、１は共通電極、２は発熱素
子、３はドライバ素子、４はプリドライバ、５はＮＡＮ
Ｄ回路、２１は１６ｂｉｔカウンタ、２２は６４ｂｉｔ
ラッチ、２３は６４ｂｉｔシフトレジスタである。

【００１０】この例では、６４個の発熱素子２を搭載し
ている。ここで、６４個の発熱素子２と記述したが、厳
密には６４個分の発熱素子２の領域を持ったということ
である。つまり、発熱素子２を置く領域だけがあって実
際には発熱素子２がなかったり、通常の印字には使用し
ない特性の異なる素子であったり、いわゆるダミー素子
である場合も含んでいる。例えば、異なる色のインクを
一つの基板を使用して印字を行なう場合、異なる色の境
界に幾つかのダミー素子を設けることが多い。この明細
書では、以上のことを踏まえて、発熱素子の配置可能数
を発熱素子数と呼ぶことにする。

【００１１】図３４では、６４個の発熱素子２を４つず
つ１６個のブロックに分けて分割駆動する場合である。
６４個の発熱素子２の一端はすべて共通電極１を介して
電源に接続されている。また、他端はそれぞれドライバ
素子３に接続されている。ドライバ素子３は、例えばＭ
ＯＳ−ＦＥＴやトランジスタなどで構成することがで
き、発熱素子２を駆動する。プリドライバ４は、対応す
る発熱素子２の駆動信号を昇圧してドライバ素子３の制
御電極、例えばＭＯＳ−ＦＥＴではゲート電極に入力す
る。ＮＡＮＤ回路５には、１６ｂｉｔカウンタ２１から
のブロック分割駆動信号の１本と、ＥＮＡＢＬＥ信号
と、６４ｂｉｔラッチ２２からのデータ信号が入力され
ており、対応する発熱素子２が選択され、印字すべきデ
ータが存在し、さらにＥＮＡＢＬＥ信号が入力されたと
き、プリドライバ４へ駆動信号を出力する。

【００１２】１６ｂｉｔカウンタ２１は、クロックをカ
ウントしてブロック分割駆動信号を発生し、各ブロック
に対応するＮＡＮＤ回路５に入力する。６４ｂｉｔラッ
チ２２は、各発熱素子２に対応した印字データを保持す
る。６４ｂｉｔシフトレジスタ２３は、シリアル入力さ
れた印字データを順次保持し、６４ｂｉｔラッチ２２に
パラレルに転送する。

【００１３】この例では、各発熱素子２に対応する６４
個の印字データを保持する構成であるが、例えば、特開
平６−７９８７３号公報の図５や特願平６−２７２３７
５号の図５等に示すように、１ブロック分の印字データ
のみをラッチさせる構成としたものも存在する。

【００１４】図３５は、従来のインクジェット記録装置
の一例における動作の一例を示すタイミングチャートで
ある。最初の印字を行なう前に、予め各発熱素子２に対
応した６４個の印字データを６４ｂｉｔシフトレジスタ
２３にシリアルに入力する。その後、ＤＲＳＴ信号で６
４ｂｉｔラッチ２２をリセットし、ＬＣＬＫ信号により
６４ｂｉｔシフトレジスタ２３内の全ての印字データを
６４ｂｉｔラッチ２２に転送してラッチさせる。６４ｂ
ｉｔラッチ２２は、印字データをそれぞれのＮＡＮＤ回
路５に出力している。

【００１５】１６ｂｉｔカウンタ２１は、ＢＲＳＴ信号
でリセットされ、ＢＤＩＲ信号で駆動順序が選択された
後、ＢＣＬＫ信号をカウントしてブロック分割駆動信号
を選択的に送出する。図３５ではＢＤＩＲ信号が‘Ｌ’
で順方向印字、‘Ｈ’で逆方向印字を選択する。１６ｂ
ｉｔカウンタ２１は、まず最初のＢＣＬＫ信号によりブ
ロック１に対するブロック分割駆動信号を１〜４番目の
ＮＡＮＤ回路５に対して出力する。外部よりプレパルス
およびメインパルスを有するＥＮＡＢＬＥ信号が入力さ
れると、１〜４番目のＮＡＮＤ回路５のうち６４ｂｉｔ
ラッチ２２から印字データが出力されているもののみが
ＥＮＡＢＬＥ信号に従った駆動信号を出力し、プリドラ
イバ４を介してドライバ素子３が駆動される。これによ
り１〜４番目の発熱素子２のうち印字データが存在する
ものに電流が流れ、発熱素子２が発熱する。このとき、
プレパルスではインクは吐出されず、発熱素子２の発熱
による昇温のみが行なわれ、次のメインパルスで発熱素
子２の発熱によってインク中に気泡が発生し、インクが
吐出されて印字が行なわれる。

【００１６】続いて１６ｂｉｔカウンタ２１は次のＢＣ
ＬＫ信号をカウントしてブロック２に対するブロック分
割駆動信号を５〜８番目のＮＡＮＤ回路５に対して出力
し、５〜８番目の発熱素子２のうち印字データの存在す
るものが発熱して印字が行なわれる。以下、順にブロッ
ク１６まで駆動して印字を行なう。この間に、次の６４
個分の印字データをシリアルに６４ｂｉｔシフトレジス
タ２３に入力する。

【００１７】１６個のブロックの駆動が終了すると、Ｂ
ＲＳＴ信号により１６ｂｉｔカウンタがリセットされ、
ＢＤＩＲ信号により駆動方向が設定される。図３５では
逆方向の駆動が設定されている。また、ＤＲＳＴ信号に
よって６４ｂｉｔラッチ２２がリセットされ、ＬＣＬＫ
信号によって６４ｂｉｔシフトレジスタ２３内の印字デ
ータが６４ｂｉｔラッチ２２にラッチされる。以後、１
６番目のブロックから順に駆動され、最後に１番目のブ
ロックが駆動される。これら一連の動作を繰り返し、印
字を行なう。

【００１８】このような従来の構成において、発熱素子
２を搭載した基板内に１６ｂｉｔカウンタ２１を設置す
る場合には、基板上部に発熱素子２が配列されているの
で、横方向の長さはその制約を受ける。従って、カウン
タをレイアウトする際には極めて横長にレイアウトする
必要がある。また、印字上、時分割でブロック駆動を行
なう手段は、上述のように双方向性を有することが好ま
しい。例えば、バイナリーカウンタ、ジョンソンカウン
タ、リニアフィードバックシフトレジスタ、グレイコー
ドカウンタなどを使用すればゲート数が減るが、配線の
引き回しによりレイアウト面積まで減らすのは難しい。
以上による理由から、ブロック数と同数のシフトレジス
タを用いた最も初歩的なカウンタを搭載するのが一般的
である。この場合、カウンタに双方向性を持たせたいな
ら、前後のシフトレジスタの順序を逆にするセレクタを
シフトレジスタ間に設ければよい。

【００１９】時分割でブロックを駆動する手法には、カ
ウンタを利用した構成の他に、外部から入力された駆動
信号を基板内部でバイナリデコードして駆動ブロックを
選択する手法がある。しかし、バイナリデコードして駆
動ブロックを選択する手法では、ブロック分割数のｌｏ
ｇ₂だけブロック駆動用の入力信号線数が必要となり、
例えば、２⁵＝３２ブロックでは５本も必要となるとい
う問題が発生する。

【００２０】配線数はコストおよび基板の高密度化の点
で重要であり、チップ面積削減、消費電力による発熱を
抑えるためにも回路規模は小さいことが望まれる。しか
し、複数の機能やアドレス線を共通化して入力信号線数
を少なくすれば、デコードするための回路が必要にな
り、回路規模が増大し、デコードによる低速化を招く場
合がある。ましてやダブルパルス駆動する場合や、イン
ターバルに他の発熱素子駆動用のパルスを挿入する場合
には、なおさら配線数の削減が難しい。

【００２１】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、ダブルパルス駆動に適した
駆動回路を用い、多機能化、高速化、高密度化の点で有
利であり、非常にコンパクトに回路を構成できるインク
ジェット記録装置を提供することを目的とするものであ
る。

【００２２】

【課題を解決するための手段】請求項１に記載の発明
は、複数配列された発熱素子と、該発熱素子を駆動する
ためのドライバと、画像データに応じて前記ドライバを
制御する駆動回路を有するインクジェット記録装置にお
いて、前記駆動回路は、前記複数の発熱素子を異なる複
数のブロックに分割しブロック毎に時分割して駆動する
ブロック分割駆動回路と、印字データを保持するデータ
保持回路を有し、前記ブロック分割駆動回路は、印字の
際に前記発熱素子をインクの噴射を行なわないプレパル
スとインクの噴射を行なうメインパルスの２つのパルス
により前記各ブロックの駆動制御を行なうとともに、前
記ブロックを駆動するための前記プレパルスと前記メイ
ンパルスの間に該ブロックとは別のブロックを駆動する
ように駆動制御するものであり、前記データ保持回路
は、１つのブロックに含まれる前記発熱素子の数の２倍
以下の印字データを保持し、前記プレパルスか前記メイ
ンパルスかに応じて保持している印字データを切り換え
ることを特徴とするものである。

【００２３】請求項２に記載の発明は、請求項１に記載
のインクジェット記録装置において、前記データ保持回
路は、１つのブロックに含まれる前記発熱素子の数だけ
の印字データを順次入力するためのシフトレジスタと、
該シフトレジスタの内容をラッチするラッチ回路と、該
ラッチ回路にラッチされた印字データを一時保持して遅
延させる遅延回路と、前記ラッチ回路にラッチされた印
字データまたは前記遅延回路によって遅延した印字デー
タのいずれかを選択する選択回路を有し、前記プレパル
スによる駆動か前記メインパルスによる駆動かによって
前記選択回路による選択を切り換えることを特徴とする
ものである。

【００２４】請求項３に記載の発明は、複数配列された
発熱素子と、該発熱素子を駆動するためのドライバと、
画像データに応じて前記ドライバを制御する駆動回路を
有するインクジェット記録装置において、前記駆動回路
は、前記複数の発熱素子を異なる複数のブロックに分割
しブロック毎に時分割して駆動するブロック分割駆動回
路と、印字データを保持するデータ保持回路を有し、前
記ブロック分割駆動回路は、印字の際に前記発熱素子を
インクの噴射を行なわないプレパルスとインクの噴射を
行なうメインパルスの２つのパルスにより前記各ブロッ
クの駆動制御を行なうとともに、前記ブロックを駆動す
るための前記プレパルスと前記メインパルスの間に該ブ
ロックとは別のブロックを駆動するように駆動制御する
ものであり、前記ブロック分割駆動回路は、複数のカウ
ンタを有し、該複数のカウンタの出力によって１つのブ
ロックを特定してなり、前記カウンタは、複数のフリッ
プフロップと、該フリップフロップの出力と該フリップ
フロップへのクロックが入力されるアンド回路を有し、
該アンド回路の出力が他のフリップフロップのクロック
として入力されるとともに他のアンド回路の入力に接続
された非同期型のバイナリカウンタであり、一段当りの
遅れ時間が前記フリップフロップ一つ分の遅れ時間より
短いことを特徴とするものである。

【００２５】請求項４に記載の発明は、請求項３に記載
のインクジェット記録装置において、前記ブロック分割
駆動回路は、前記各フリップフロップの出力および反転
出力を駆動順序に応じて選択する選択回路をさらに有
し、前記ブロックの駆動順序に関して双方向の駆動を可
能に構成したことを特徴とするものである。

【００２６】請求項５に記載の発明は、請求項３または
４に記載のインクジェット記録装置において、前記ブロ
ック分割駆動回路は、さらに、あるブロックを選択して
前記プレパルスによる駆動後に１つ前の既に前記プレパ
ルスによる駆動が行なわれたブロックを前記メインパル
スによる駆動を行なうべく選択する選択回路を有するこ
とを特徴とするものである。

【００２７】請求項６に記載の発明は、複数配列された
発熱素子と、該発熱素子を駆動するためのドライバと、
画像データに応じて前記ドライバを制御する駆動回路を
有するインクジェット記録装置において、前記駆動回路
は、前記複数の発熱素子を異なる複数のブロックに分割
しブロック毎に時分割して駆動するブロック分割駆動回
路と、印字データを保持するデータ保持回路を有し、前
記ブロック分割駆動回路は、印字の際に前記発熱素子を
インクの噴射を行なわないプレパルスとインクの噴射を
行なうメインパルスの２つのパルスにより前記各ブロッ
クの駆動制御を行なうとともに、前記ブロックを駆動す
るための前記プレパルスと前記メインパルスの間に該ブ
ロックとは別のブロックを駆動するように駆動制御する
ものであり、前記ドライバと前記駆動回路との間に前記
駆動回路内の低電圧論理素子部の出力を合成昇圧するた
めのプリドライバ部と、該プリドライバ部に電源を供給
するレギュレータ回路をさらに有し、該レギュレータ回
路は、前記プリドライバ部へ前記発熱素子用の共通電極
から電源を供給し、入力信号に基づいて前記プリドライ
バ部に電源を供給しない待機モードを持つことを特徴と
するものである。

【００２８】請求項７に記載の発明は、請求項１ないし
６のいずれか１項に記載のインクジェット記録装置にお
いて、前記発熱素子はポリシリコンで、前記ドライバは
ＭＯＳトランジスタで構成されることを特徴とするもの
である。

【００２９】請求項８に記載の発明は、請求項１ないし
６のいずれか１項に記載のインクジェット記録装置にお
いて、前記ブロック分割駆動回路から出力されるブロッ
ク選択信号の一部を出力する第１のテスト用端子と、少
なくとも前記データ保持回路から出力されるデータ信号
の一部を出力する第２のテスト用端子を有することを特
徴とするものである。

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【発明の実施の形態】図１は、本発明のインクジェット
記録装置の実施の一形態において発熱素子が搭載された
基板に設けられた回路の一例を示す構成図である。図
中、図３４と同様の部分には同じ符号を付して説明を省
略する。６はデータ保持回路、７は４ｂｉｔリングカウ
ンタ、８は８ｂｉｔリングカウンタ、９はクロック発生
回路、１０はレギュレータ、１１はＤラッチ、１２はプ
リドライバ電源電圧モニタ端子、１３，１４はテスト信
号出力端子である。なお、本図および以降の各図は、全
て概念的な回路図であり、ファンアウトや配線容量を無
視しており、バッファなど詳細な部分を省略している。

【００３９】図１では、２５６個の発熱素子２を有する
構成を一例として示している。これらの発熱素子２を８
本ずつの３２ブロックに分け、時分割で駆動する。各ブ
ロック内の発熱素子２は、３個おきの離散的に配置され
た発熱素子２によって構成されている。例えば、１、
５、９、１３、１７、２１、２５、２９番目の発熱素子
２によって、第１番目のブロックが構成される。発熱素
子２は、例えば、解像度６００ｄｏｔｓ／２５．４ｍｍ
となるように配置することができる。

【００４０】全体の構成としては、２５６個の発熱素子
２と、各発熱素子２に電流を流し、発熱させるドライバ
３（高耐圧トランジスタ）、及びドライバを制御する駆
動回路からなる。発熱素子２は、例えば、シート抵抗４
０〜６０Ω程度のポリシリコン層によって形成すること
ができる。共通電極１に印加されるＨＶＤＤ電圧は、例
えば、３６〜４０Ｖ程度である。

【００４１】駆動回路は、各発熱素子２に対し、外部か
らシリアルに入力される印字データにより印字電流を制
御する機能を有する。代表的な機能としてプレヒート機
能を有する。これは、上述のように印字を行なう発熱素
子を前もってプレパルスとして僅かな時間だけ電流を流
して発熱させておく機能である。ここでは、この機能を
プレパルス機能と呼んでいる。

【００４２】ドライバ３を制御する駆動回路は、低電圧
ロジック部と、ドライバヘのインターフェイスであるプ
リドライバ４で構成される。図１に示した例では、ドラ
イバ３をＭＯＳトランジスタで構成している。このＭＯ
Ｓトランジスタを十分にＯＮさせるため、プリドライバ
用電源を１０〜１５Ｖにし、プリドライバ４で低電圧ロ
ジック部の出力を合成昇圧してドライバ３を駆動する。
プリドライバ用電源は、レギュレータ１０より供給する
構成としている。図２は、レギュレータの一例を示す回
路構成図である。図２に示したレギュレータの回路は一
般的なものであり、２本の抵抗を電源とアースの間に直
列に接続し、分圧した電圧をＦＥＴのゲートに接続し
て、ＦＥＴの出力をプリドライバ用電源としている。ま
た、アースに接続された抵抗には、並列にＦＥＴが接続
されており、そのゲートにはＮＲＳＴ信号を反転した信
号が入力されている。これにより、ＮＲＳＴ信号に基づ
いてプリドライバ用電源を制御することができ、プリド
ライバ４に電源を供給しない待機モードを実現すること
ができる。なお、ドライバ３としてバイポーラトランジ
スタを用いた場合には、昇圧駆動する必要はないので、
プリドライバ４およびレギュレータ１０を設けずに構成
することもできる。

【００４３】低電圧ロジック部は、各発熱素子２に対応
して設けられたＮＡＮＤ回路５、データ保持回路６、４
ｂｉｔリングカウンタ７、８ｂｉｔリングカウンタ８、
クロック発生回路９、Ｄラッチ１１等を有する。図３
は、低電圧ロジック部の一例を示す概略構成図である。
データ保持回路６はクロック発生回路９で生成する信号
に従って印字データを出力し、４ｂｉｔリングカウンタ
７、８ｂｉｔリングカウンタ８は、クロック発生回路９
で生成する信号に従って、それぞれ駆動するブロックを
選択するためのブロック分割駆動信号を出力する。ＮＡ
ＮＤ回路５は、それぞれの印字データ、ブロック分割駆
動信号から１つずつ取り出し、その論理積の信号を駆動
信号としてプリドライバ５に出力する。

【００４４】データ保持回路６は、２ブロック分の印字
データを保持し、プレパルス時とメインパルス時とで印
字データを切り換えて出力する。印字データは、ＤＴＤ
ＩＲ信号として供給され、ＤＣＬＫ信号をクロックとし
て取り込む。印字データの切り換えは、プレパルスとメ
インパルスで構成されるＥＮＡＢＬＥ信号によって行な
う。また、プレパルス時に用いた印字データをメインパ
ルス時に用いるための転送を、クロック発生回路９から
の信号によって行なう。

【００４５】４ｂｉｔリングカウンタ７は、基本的には
ＥＮＡＢＬＥ信号をクロックにしてシフト動作を行な
う。また、８ｂｉｔリングカウンタ８は、４ｂｉｔリン
グカウンタ７のキャリーアウト信号をクロックとしてシ
フト動作を行なう。８ｂｉｔリンクカウンタ８によって
３２個のブロックのうちのいずれの４ブロックかを選択
し、４ｂｉｔリングカウンタによって選択された４ブロ
ックのうちのいずれか１つブロックを選択する。しか
し、あるブロックのプレパルスとメインパルスの間に他
のブロックのパルスを挿入する場合、プレパルスで駆動
するブロックとプレパルスに続くメインパルスで駆動す
るブロックは異なるので、クロック発生回路９からカウ
ント用のクロックとともにプレパルスとメインパルスを
切り換える信号を受け取っている。また、ブロックの選
択順序はＤＴＤＩＲ信号によって与えられ、リセット信
号であるＮＲＳＴ信号に基づいて選択順序が得られる。
また、ＮＲＳＴ信号は４ｂｉｔリングカウンタ７および
８ｂｉｔリングカウンタのリセットにも用いられる。４
ｂｉｔリングカウンタ、８ｂｉｔリングカウンタは、な
るべく回路規模を小さくするためにフィルドカウンタで
あるバイナリカウンタを用いることができる。

【００４６】クロック発生回路９は、ＥＮＡＢＬＥ信号
をもとに、プレパルスとメインパルスの切換信号、プレ
パルス、メインパルス１組分のクロック信号などを生成
し、ＥＮＡＢＬＥ信号とともに出力する。また、ＮＲＳ
Ｔ信号とＤＴＤＩＲ信号から単一パルス駆動かダブルパ
ルス駆動かを判別し、生成する信号を判別した駆動方法
に対応させる。Ｄラッチ１１は、ＮＲＳＴ信号に基づい
てＤＴＤＩＲ信号をラッチし、ブロックの駆動順序の切
換信号であるＤＩＲ信号を出力する。

【００４７】各信号について説明する。入力信号線は、
ＮＲＳＴ信号、ＥＮＡＢＬＥ信号、ＤＴＤＩＲ信号、Ｄ
ＣＬＫ信号の４本のみである。ＮＲＳＴ信号は、リセッ
トのためのクリア信号であり、‘Ｌ’で４ｂｉｔリング
カウンタ７および８ｂｉｔリングカウンタ８がクリアさ
れる。また、‘Ｌ’のとき、レギュレータ１０はプリド
ライバ４に対してプリドライバ電源の供給を行なわない
低消費電力モードとなる。さらに、立ち上がりでブロッ
クの選択順序のセットを行ない、立ち下がりで単一パル
ス駆動かダブルパルス駆動かを選択してセットするため
にも用いられる。

【００４８】ＥＮＡＢＬＥ信号は、‘Ｈ’でドライバ３
をＯＮにする。ダブルパルス駆動を行なう際には、プレ
パルスとメインパルスが交互に現われた波形となる。プ
レパルスの立ち上がりでデータ保持回路６は印字データ
をラッチする。また、メインパルスの立ち下がりで４ｂ
ｉｔリングカウンタをシフトさせる。

【００４９】ＤＴＤＩＲ信号は、シリアル印字データと
ともに、ブロックの駆動順序の選択信号および単一パル
ス駆動かダブルパルス駆動かを選択する信号も送られて
くる。図４は、ＤＴＤＩＲ信号によるプレパルス機能と
駆動順序の選択の一例の説明図である。ＮＲＳＴ信号の
立ち下がり時のＤＴＤＩＲ信号によって単一パルス駆動
かダブルパルス駆動かが設定される。図４（Ａ）に示す
ように、ＮＲＳＴ信号が立ち下がるときにＤＴＤＩＲ信
号が‘Ｌ’の場合にダブルパルス駆動が設定され、図４
（Ｂ）に示すように、‘Ｈ’の場合に単一パルス駆動が
設定される。この設定はクロック発生回路９内で行なわ
れる。

【００５０】また、ＮＲＳＴ信号の立ち上がり時のＤＴ
ＤＩＲ信号によって、ブロックの駆動順序が設定され
る。図４（Ｃ）に示すように、ＮＲＳＴ信号が立ち上が
るときにＤＴＤＩＲ信号が‘Ｌ’の場合には順方向が設
定され、図４（Ｄ）に示すようにＤＴＤＩＲ信号が
‘Ｈ’の場合には逆方向が設定される。この設定はＤラ
ッチ１１によって行なわれる。すなわち、Ｄラッチ１１
は、ＮＲＳＴ信号を反転した信号の立ち下がりにおいて
ＤＴＤＩＲ信号をラッチする。これをブロックの駆動順
序を示すＤＩＲ信号として４ｂｉｔリングカウンタ７、
８ｂｉｔリングカウンタ８に入力している。

【００５１】ＤＣＬＫ信号は、シリアル印字データのク
ロック信号である。この信号の立ち下がりでデータ保持
回路６は印字データを取り込む。

【００５２】プリドライバ電源電圧モニタ端子１２から
はＭＶＤＤ信号が出力される。このＭＶＤＤ信号は、プ
リドライバ４のためのプリドライバ電源の電圧をモニタ
するための出力である。また、テスト信号出力端子１
３，１４からはＤＯＵＴ１，ＤＯＵＴ２信号が出力され
る。ＤＯＵＴ１，ＤＯＵＴ２信号は内部ロジックのテス
ト信号の出力である。図１に示した例では、ＤＯＵＴ１
信号は４ｂｉｔリングカウンタ７の出力線の１本と、８
ｂｉｔリングカウンタ８の出力線の１本の論理和が出力
される。また、ＤＯＵＴ２信号は、８ｂｉｔリングカウ
ンタ８の出力線の１本と、データ保持回路６の出力線の
１本の論理和が出力される。

【００５３】図５は、クロック発生回路の一例を示す回
路図である。図中、３１〜３３はＤフリップフロップ、
３４はＡＮＤ回路、３５はＯＲ回路、３６はセレクタ、
３７はディレイ回路である。Ｄフリップフロップ３１は
ＮＲＳＴ信号の反転信号の立ち上がりでＤＴＤＩＲ信号
をラッチし、ＡＮＤ回路３４およびセレクタ３６のセレ
クト信号として供給する。上述のように、ＮＲＳＴ信号
の立ち下がりで単一パルス駆動を行なうか、あるいはダ
ブルパルス駆動を行なうかが設定されるので、ＮＲＳＴ
信号の反転信号の立ち上がりで検出したＤＴＤＩＲ信号
は‘Ｌ’でダブルパルス駆動、‘Ｈ’で単一パルス駆動
を示す。ここでは反転出力を用い、ダブルパルス駆動を
行なうとき‘Ｈ’、単一パルス駆動を行なうとき‘Ｌ’
を出力する。

【００５４】Ｄフリップフロップ３２は、ＥＮＡＢＬＥ
信号の立ち下がりで出力の論理を反転し、Ａ信号を出力
する。すなわち、１回目の立ち下がりで‘Ｈ’となり、
２回目の立ち下がりで‘Ｌ’となる。ＡＮＤ回路３４
は、Ｄフリップフロップ３１の出力が‘Ｈ’の場合のみ
Ｄフリップフロップ３２の出力をＭ信号として出力す
る。

【００５５】また、Ｄフリップフロップ３３は、ＥＮＡ
ＢＬＥ信号の立ち上がりで出力の論理を反転してＢ信号
を出力する。すなわち、１回目の立ち上がりで‘Ｈ’と
なり、２回目の立ち上がりで‘Ｌ’となる。ＯＲ回路３
５は、Ｄフリップフロップ３２とＤフリップフロップ３
３の出力、すなわちＡ信号とＢ信号の論理和をＣ信号と
して出力する。Ｃ信号はダブルパルス駆動の場合でも１
組のプレパルスとメインパルスを含んだ幅の信号とな
る。

【００５６】セレクタ３６は、ＯＲ回路３５から出力さ
れるＣ信号とＥＮＡＢＬＥ信号をＤフリップフロップ３
１の出力によって切り換え、Ｅ信号として出力する。ダ
ブルパルス駆動を行なうとき、ＳＥＬ端子に‘Ｈ’が入
力されるので、このときはＯＲ回路３５の出力であるＣ
信号を選択し、単一パルス駆動を行なうときにはＥＮＡ
ＢＬＥ信号を選択する。なお、ＥＮＡＢＬＥ信号はディ
レイ回路３７によりタイミングが調整されてＥＮＡ信号
として出力される。

【００５７】このようにして発生したＭ信号、Ｅ信号、
ＥＮＡ信号がデータ保持回路６、４ｂｉｔリングカウン
タ７等に供給される。

【００５８】図６は、ダブルパルス駆動時に生成する信
号の一例の説明図である。ダブルパルス駆動時には、Ｄ
フリップフロップ３１の出力（ＰＰＯＵＴ）が‘Ｈ’と
なり、ＥＮＡＢＬＥ信号としてプレパルスおよびメイン
パルスを含む信号が入力される。Ｄフリップフロップ３
２から出力されるＡ信号は、プレパルスの立ち下がりで
‘Ｈ’となり、メインパルスの立ち下がりで‘Ｌ’とな
る。また、Ｄフリップフロップ３３から出力されるＢ信
号は、プレパルスの立ち上がりで‘Ｈ’となり、メイン
パルスの立ち上がりで‘Ｌ’となる。ＯＲ回路３５で
は、Ａ信号とＢ信号の論理和をとり、プレパルスの立ち
上がりで‘Ｈ’となり、メインパルスの立ち下がりで
‘Ｌ’となるＣ信号が出力される。また、ＡＮＤ回路３
４からはＡ信号がそのままＭ信号として出力される。セ
レクタ３６は、ＳＥＬ端子に‘Ｈ’が入力されているの
で、Ｃ信号を選択してＥ信号として出力する。

【００５９】図７は、単一パルス駆動時に生成する信号
の一例の説明図である。この場合には、ＥＮＡＢＬＥ信
号として単一の駆動パルスが入力される。単一パルス駆
動時には、Ｄフリップフロップ３１の出力（ＰＰＯＵ
Ｔ）が‘Ｌ’となり、ＡＮＤ回路３４の出力であるＭ信
号は‘Ｌ’のままとなる。また、セレクタ３６ではＥＮ
ＡＢＬＥ信号を選択してＥ信号として出力する。

【００６０】図８は、データ保持回路の一例を示す回路
図である。図中、４１，４２はシフトレジスタ、４３，
４４はラッチ、４５はセレクタである。シフトレジスタ
４１，４２は８ｂｉｔの印字データを保持可能に構成さ
れており、ＤＣＬＫ信号に合わせて順次シフト動作す
る。シフトレジスタ４１はプレパルス用の印字データを
８ｂｉｔずつ読み込む。次のプレパルス用の印字データ
を読み込む際に、保持していた印字データをメインパル
ス用のデータとして後のシフトレジスタ４２に８ｂｉｔ
分送り出す。シフトレジスタ４２はメインパルス用の印
字データをシフトレジスタ４１から読み込む。ラッチ４
３，４４はそれぞれ８ｂｉｔの印字データを保持する。
ラッチ４３はプレパルス用であり、クロック発生回路９
から出力されるＥ信号に従ってシフトレジスタ４１の内
容をラッチする。ラッチ４４はメインパルス用であり、
同じくＥ信号に従ってシフトレジスタ４２の内容をラッ
チする。このように、プレパルス用に印字データを８ｂ
ｉｔ読み込み、次のプレパルス用のデータを読み込む
際、プレパルス用データがメインパルス用データとして
次のシフトレジスタに残るので、プレパルスとメインパ
ルスの間に他のブロックのパルスを挿入した制御を容易
に行なうことが可能となる。

【００６１】セレクタ４５は、クロック発生回路９から
出力されるＭ信号を反転した信号により、ＳＥＬ端子が
‘Ｈ’のときラッチ４３を選択し、ＳＥＬ端子が‘Ｌ’
のときラッチ４４を選択して出力する。ダブルパルス駆
動を行なう場合、Ｍ信号はプレパルス時に‘Ｌ’、メイ
ンパルス時に‘Ｈ’である。そのため、プレパルス時に
はセレクタ４５はラッチ４３の内容を選択し、メインパ
ルス時にはラッチ４４の内容を選択する。また、単一パ
ルス駆動を行なう場合、Ｍ信号は常に‘Ｌ’であるの
で、ラッチ４３が選択される。

【００６２】図９は、データ保持回路の別の例を示す回
路図である。図中、図８と同様の部分には同じ符号を付
して説明を省略する。４６はＤフリップフロップであ
る。この例では、シフトレジスタは１段である。ラッチ
４３は、Ｅ信号が‘Ｈ’のとき、シフトレジスタ４１に
読み込んだ８ｂｉｔの印字データをラッチする。その
後、Ｅ信号の立ち下がりでＤフリップフロップ４６はラ
ッチ４３の出力をラッチする。これにより、Ｄフリップ
フロップ４６には図８のシフトレジスタ４２と同様にメ
インパルス用の印字データが保持される。Ｄフリップフ
ロップ４６は、ＮＲＳＴ信号によって出力が‘Ｌ’にリ
セットされる。セレクタ４５は、ラッチ４３の出力また
はＤフリップフロップ４６の出力を、Ｍ信号を反転した
信号で選択する。プレパルス時にはラッチ４３が選択さ
れて出力され、続いてＤフリップフロップ４６が選択さ
れて出力される。その後Ｅ信号が立ち下がるのでラッチ
４３の保持している印字データがＤフリップフロップ４
６に転送される。次にＥ信号が立ち上がり、‘Ｈ’とな
るとラッチ４３は新たな印字データをシフトレジスタ４
１から得てラッチし、セレクタ４５から出力される。続
いて先ほどラッチしたＤフリップフロップ４６の印字デ
ータが出力されることになる。

【００６３】この図９に示した構成によれば、図８に示
した構成よりもラッチ回路が少なくて済み、配線の引き
回しが少ない。従って、図９に示した構成の方が有利で
ある。

【００６４】次に、４ｂｉｔリングカウンタ、８ｂｉｔ
リングカウンタの一例について説明する。４ｂｉｔリン
グカウンタ７は、クロック発生回路９から出力されるＥ
ＮＡ信号を基にしてシフトする。８ｂｉｔリングカウン
タ８は、４ｂｉｔリングカウンタ７のキャリーアウト信
号をクロックとして動作する。

【００６５】図１０は、クロックと同期しないバイナリ
カウンタの一例の説明図である。図中、５１〜５５はＤ
フリップフロップ、５６〜５９はＡＮＤ回路である。代
表的なカウンタ構成方法として、ジョンソンカウンタ、
リニアフィードバックシフトレジスタ、バイナリカウン
タ、グレイコードカウンタがある。ブロック数が２⁵＝
３２個であり、双方向性を有し、タイミング速度をそれ
程要求しない、という３つの理由を考えた場合、バイナ
リカウンタが有利である。よく知られているバイナリカ
ウンタとして同期型と非同期型のバイナリカウンタを考
えると、非同期型の方が回路構成が簡単で配線引き回し
が小さい。しかし、前段のフリップフロップの出力を次
のフリップフロップのクロックとして使用すると、次の
フリップフロップの出力は、フリップフロップ一つ分遅
延する。これを５段構成にしたのではタイミング的に間
に合わない。しかし、同期型を使用すれば、ゲート数、
配線数が増大する。

【００６６】また、Ｄフリップフロップの構成には、一
相クロックを使用したスタティック・マスタースレーブ
型の他に、伝送ゲートを有したニ相クロックを使用する
シフトレジスタがよく知られている。一つのシフトレジ
スタを構成する為のトランジスタ数は、一相クロック・
スタティック・マスタースレーブ型より、ニ相クロック
を使用するシフトレジスタの方が少ない。しかし、ニ相
クロックを使用するシフトレジスタでは、図１０に示す
ようなフリップフロップによりクロックが同期していな
い場合には大いに不利である。

【００６７】図１０に示す構成では、非同期型のバイナ
リカウンタでありながら、ディレイを極力抑えた構成と
している。各Ｄフリップフロップ５１〜５５では、クロ
ック入力の立ち下がりによって出力を反転し、Ｄフリッ
プフロップ５１〜５４はそれぞれＡＮＤ回路５６〜５９
へ出力する。外部から入力されるクロックは、Ｄフリッ
プフロップ５１、ＡＮＤ回路５６，５７に入力される。
ＡＮＤ回路５６はＤフリップフロップ５１の出力とクロ
ックの論理積をＤフリップフロップ５２およびＡＮＤ回
路５７へ出力する。ＡＮＤ回路５７は、Ｄフリップフロ
ップ５２の出力、ＡＮＤ回路５６の出力、およびクロッ
クの論理積をＤフリップフロップ５３、ＡＮＤ回路５
８，５９へ出力する。ＡＮＤ回路５８はＤフリップフロ
ップ５３の出力とＡＮＤ回路５７の論理積をＤフリップ
フロップ５４およびＡＮＤ回路５９へ出力する。ＡＮＤ
回路５９は、Ｄフリップフロップ５４の出力、ＡＮＤ回
路５７，５８の出力の論理積をＤフリップフロップ５５
へ出力する。

【００６８】図１１は、図１０に示すバイナリカウンタ
の一例における動作例を示すタイミングチャートであ
る。初期状態として、Ｄフリップフロップ５１〜５５の
Ｑ出力は‘Ｌ’となっており、Ｑ出力の反転出力である
＊Ｑ出力は‘Ｈ’でＤ入力に接続されている。最初のク
ロックの立ち下がりでＤフリップフロップ５１はＤ入力
をラッチして出力し、Ｕ信号は‘Ｈ’となる。これによ
りＡＮＤ回路５６の１つの入力は‘Ｈ’となる。次のク
ロックの立ち下がりでＤフリップフロップ５１の出力は
反転して‘Ｌ’となる。このようにしてＤフリップフロ
ップ５１の出力はクロックの立ち下がりが入力されるご
とに出力を反転し、図１１のＵ信号のような波形とな
る。

【００６９】２つ目のクロックの時にはＵ信号が‘Ｈ’
であるから、Ｄフリップフロップ５２には２つ目のクロ
ックパルスがそのまま入力され、その立ち下がり時に出
力を反転する。そのため、Ｗ信号は‘Ｈ’となる。次の
３つ目のクロックではＤフリップフロップ５１の出力が
‘Ｌ’であるからＡＮＤ回路５６からクロックパルスが
入力されない。この３つ目のクロックでＤフリップフロ
ップ５１の出力は‘Ｈ’になっているので、４つ目のク
ロックパルスがＤフリップフロップ５２に入力され、そ
の立ち下がりで出力が反転して‘Ｌ’となる。

【００７０】Ｄフリップフロップ５２の出力が‘Ｈ’と
なり、ＡＮＤ回路５６から４つ目のクロックパルスが出
力されると、ＡＮＤ回路５７は直接入力される４つ目の
クロックパルスを出力する。このとき、ＡＮＤ回路５６
からのクロックパルスはＡＮＤ回路５６によって遅延し
ているので、ＡＮＤ回路５７から出力されるクロックパ
ルスの立ち上がりは遅延する。しかし、立ち下がりは直
接入力されるクロックパルスの立ち下がりに従うので、
ＡＮＤ回路５７から出力されるクロックパルスの立ち下
がりの遅延はＡＮＤ回路５７のみによる遅延量だけであ
る。

【００７１】ＡＮＤ回路５７から出力されるクロックパ
ルスはＤフリップフロップ５３に入力され、出力を反転
する。Ｄフリップフロップ５３，５４は、ＡＮＤ回路５
７から出力されるクロックパルスをクロックとして、そ
れぞれＤフリップフロップ５１，５２と同様に動作す
る。このようにして図１１に示すＸ，Ｙ信号が得られ
る。

【００７２】さらにＤフリップフロップ５５は、ＡＮＤ
回路５９の出力をクロックとしてＤフリップフロップ５
１，５３と同様に動作し、図１１に示すようにＹ信号の
立ち下がりで反転するＺ信号が得られる。この場合も、
ＡＮＤ回路５７から出力されるクロックパルスの立ち下
がりで動作させることができるので、遅延量はＡＮＤ回
路５７，５９の２つ分となる。このように、図１０に示
す回路では、非同期型のバイナリカウンタでありなが
ら、１つあたりのクロックディレイがフリップフロップ
一つ分の遅れ時間より遥かに短く、最も遅延するＺ信号
の出力はわずかに２ゲート分遅延するのみである。

【００７３】このようにして得られたＵ，Ｗ，Ｘ，Ｙ，
Ｚ信号は、クロックをカウントした信号となっている。
これをデコードすることによって、対応するブロックの
選択信号を得ることができる。

【００７４】図１０に示すバイナリカウンタを用いて４
ｂｉｔリングカウンタ７、８ｂｉｔリングカウンタ８を
構成する場合、Ｄフリップフロップ５１，５２、ＡＮＤ
回路５６，５７を４ｂｉｔリングカウンタ７に、Ｄフリ
ップフロップ５３，５４，５５、ＡＮＤ回路５８，５９
を８ｂｉｔリングカウンタ８にそれぞれ設け、ＡＮＤ回
路５７の出力をキャリー信号として４ｂｉｔリングカウ
ンタ７から８ｂｉｔリングカウンタ８に渡せばよい。

【００７５】図１２は、図１０に示すバイナリカウンタ
を用いた４ｂｉｔリングカウンタおよび８ｂｉｔリング
カウンタの一例を示す構成図である。図中、図１０と同
様の部分には同じ符号を付して説明を省略する。６１〜
７０はセレクタ、７１〜７４はＯＲ回路、７５，７６は
デコード部、７７はＡＮＤ回路部である。破線より上が
４ｂｉｔリングカウンタ７、下が８ｂｉｔリングカウン
タ８の構成を示している。基本的には図１０に示すバイ
ナリカウンタと同様の構成である。各Ｄフリップフロッ
プ５１〜５５の出力に、それぞれセレクタ６１〜６５、
セレクタ６６〜７０が接続され、さらにデコード部７
５，７６が接続されている。さらに４ｂｉｔリングカウ
ンタではＡＮＤ回路部７７が接続されている。

【００７６】図１０に示した回路では、カウントアップ
の動作しか行なえないが、容易にカウントダウンの動作
が行なえるように構成することができる。すなわち、順
方向／逆方向でＤフリップフロップ５１〜５５の出力を
反転させればよい。そのため、図１２に示した４ｂｉｔ
リングカウンタ７、８ｂｉｔリングカウンタ８では、セ
レクタ６１〜６５を設け、ブロックの駆動順序を示すＤ
ＩＲ信号によって正出力と反転出力を切り換えるように
構成している。上述のようにＤＩＲ信号は順方向を示す
ときに‘Ｌ’、逆方向を示すときに‘Ｈ’であるから、
それぞれのセレクタ６１〜６５ではＤＩＲ信号の反転信
号が‘Ｈ’のときＤフリップフロップ５１〜５５のＱ出
力を選択し、‘Ｌ’のとき反転信号である＊Ｑ出力を選
択する。

【００７７】しかしながら、ここで問題となるのはプレ
パルスとメインパルスで選択するブロックが異なるとい
うことである。すなわち、順方向の駆動時にはメインパ
ルスで駆動するブロックはプレパルスで駆動したブロッ
クの１つ前のブロックとなる。この問題を解決するた
め、メインパルス用のセレクタ６６〜７０を設けてい
る。セレクト信号としては、プレパルスを基準としてＤ
フリップフロップ５１〜５５の出力を選択して出力する
ようにし、メインパルスで選択ブロックを変更する為に
反転しなければならない状態をクワインマクラスキーの
方法で求め、反転すべきセレクタのみ、反転出力を選択
する。

【００７８】反転すべきセレクタは、ＯＲ回路７１〜７
４によって選択される。ここでは、カウント値の２進数
の下位がすべて０の場合、最初に１の現われる位を含め
て反転させる。ＯＲ回路７１〜７４は、その位よりも下
位のすべての位が０か否かを判定している。例えば、カ
ウント値が２進数で「００１００」であれば、メインパ
ルス駆動時にＯＲ回路７１，７２は‘Ｌ’となり、セレ
クタ６６〜６８が反転する。これにより「０００１１」
となり、１つ前のブロックが選択されることになる。逆
順の場合も同様であり、カウント値が「００１００」の
とき、セレクタ６１〜６５で反転されて「１１０１１」
となる。セレクタ６６〜６８が反転して「１１１００」
となり、逆順において１つ前のブロックが選択されるこ
とになる。

【００７９】このようにして、プレパルス駆動時および
メインパルス駆動時にそれぞれ駆動するブロックの番号
が決まる。これをデコード部７５，７６でデコードして
対応する信号線に駆動信号を出力する。

【００８０】また、４ｂｉｔリングカウンタ７では、Ａ
ＮＤ回路部７７において、デコード部７５の出力とＥＮ
Ａ信号との論理積をとる。これにより、ＥＮＡＢＬＥ信
号をプリドライバ４へ入力することを不要にし、配線を
簡素化している。

【００８１】以下、本発明のインクジェット記録装置の
実施の一形態における動作について説明する。概括的に
は、選択的にドライバ３をＯＮにし、発熱素子２に電流
を流すことによってインク中に気泡を発生させ、発生し
た気泡の膨張収縮作用によりインクを噴射し、印字を行
なう。この例では同時に最大８個の発熱素子２を選択可
能で、印字させる前にプレ・ヒート（プレパルス）が可
能である。印字方向，プレパルス機能の有無は入力信号
によって切り替えできる。

【００８２】クリア信号（ＮＲＳＴ信号）の入力後、印
字データはデータ保持回路６にシリアルに読み込まれ、
記憶される。記憶された印字データに従って最初の８個
の発熱素子２の印字を行なう。同時に選択する８個の発
熱素子２は、例えば、１，５，９，１３，１７，２１，
２５，２９番目の発熱素子（図１の上部に記載した番号
で、左端が１、右端が２５６。以下これを発熱素子Ｎ
ｏ．と称する）のように３個飛びの組合せである。この
選択された８個の発熱素子が１つのブロックである。与
える印字データも、このような３個飛びの画素となるよ
うに並べ替えて与える必要がある。印字中（プレパルス
有りならプレヒートと、メインパルスによる印字中）に
次の８個の発熱素子２の印字データをデータ保持回路６
に読み込む。

【００８３】４ｂｉｔリングカウンタ７および８ｂｉｔ
リングカウンタ８が順番に８個の発熱素子を選択する。
４ｂｉｔリングカウンタ７は、ＥＮＡＢＬＥ信号が
‘Ｈ’のとき、４本の出力線のうちの１本を‘Ｈ’と
し、８ｂｉｔリングカウンタ８では８本の出力線のうち
の１本を‘Ｈ’としている。この４本の出力線と８本の
出力線の組み合わせによって、３２個のブロックのいず
れかが選択される。４ｂｉｔリングカウンタ７および８
ｂｉｔリングカウンタ８からともに‘Ｈ’が出力され
て、８個のＮＡＮＤ回路５が選択される。これらのＮＡ
ＮＤ回路５は、データ保持回路６でラッチされた印字デ
ータに従ってプリドライバ４を介してドライバ３を駆動
し、発熱素子２に通電する。単一パルス駆動時には、こ
れにより印字が行なわれる。ダブルパルス駆動の場合、
プレパルスのときは発熱素子２は発熱するのみで印字は
行なわず、メインパルスのときは印字が行なわれる。Ｅ
ＮＡＢＬＥ信号の立ち下がりで４ｂｉｔリングカウンタ
７の出力が‘Ｌ’になり、発熱素子２のヒーティングが
終わる。なお、ダブルパルス駆動時のプレパルスのパル
ス幅やプレパルスとメインパルスの間隔等の制御はＥＮ
ＡＢＬＥ信号の供給元で行なう。

【００８４】このようなブロックの駆動を、プレパルス
を用いない単一パルス駆動であれば印字毎にブロックを
３２回替えて行ない、プレパルスを用いたダブルパルス
駆動であればプレヒート又は印字毎にブロックを６６回
入れ替えて行なう。これによって２５６個の発熱素子２
の駆動を完了する。また、低消費電力モードの時、プリ
ドライバ４の電源供給を行なわなくなり、印字しない間
の消費電力を少なくさせることができる。

【００８５】上述の印字動作に関して詳細に述べる。ま
ず、全体のクリア、及びプレパルス機能の選択と印字方
向の選択を行なう。ＮＲＳＴ信号を‘Ｈ’から‘Ｌ’に
して、再び‘Ｈ’にする。ＮＯＴ回路でこの信号が反転
され、図５に示すクロック発生回路９のＤフリップフロ
ップ３１はその反転信号の立ち上がりでＤＴＤＩＲ信号
をラッチする。ラッチされたＤＴＤＩＲ信号の論理によ
り、プレ・ヒーティング機能（プレパルス機能）を使用
したダブルパルス駆動を行なうか、あるいは単一パルス
駆動を行なうかを選択する。図４（Ａ），（Ｂ）に示し
たように、ＤＴＤＩＲ信号が‘Ｌ’でダブルパルス駆動
が選択され、‘Ｈ’で単一パルス駆動が選択される。

【００８６】ＮＲＳＴ信号が‘Ｌ’になることにより、
４ｂｉｔリンクカウンタ７および８ｂｉｔリングカウン
タ８がクリアされる。また、この間、レギュレータ１０
はプリドライバ４への電源供給を行なわなくなり、低消
費電力モードとなる。

【００８７】また、Ｄラッチ１１では、ＮＲＳＴ信号を
反転した信号の立ち下がりでＤＴＤＩＲ信号をラッチ
し、ブロックの駆動方向を設定する。図４（Ｃ），
（Ｄ）に示したように、ＤＴＤＩＲ信号が‘Ｌ’のとき
順方向、‘Ｈ’のとき逆方向を設定する。

【００８８】なお、このようなクリアおよび駆動方法、
駆動方向の選択は、すべてのブロックを選択する１回の
印字サイクルの後、必ず行なわれる。この時も、ＮＲＳ
Ｔ信号が立ち上がりおよび立ち下がり時のＤＴＤＩＲ信
号の論理により、駆動方法および駆動方向が選択され
る。

【００８９】初期化の終了後、４ｂｉｔリングカウンタ
７および８ｂｉｔリングカウンタ８は、設定された駆動
方向に応じて１番目の発熱素子２を含むブロックまたは
２５６番目の発熱素子２を含むブロックのいずれかを選
択する。以下、プレパルス機能を用いたダブルパルス駆
動時の動作と、プレパルス機能を用いない単一パルス駆
動時の動作に分けて説明する。

【００９０】プレパルス機能を用いたダブルパルス駆動
を行なう場合は、１印字サイクル中にＥＮＡＢＬＥ信号
のパルスは、６６回入力される。プレ・ヒートを行なう
ためのプレパルスと、噴射を行なうためのメインパルス
が交互に入力される。このうち、最初のメインパルスで
は噴射が行なわれず、最後のプレパルスではプレ・ヒー
トが行なわれない。クロック発生回路７は、このＥＮＡ
ＢＬＥ信号からＭ信号、Ｅ信号、ＥＮＡ信号を作成す
る。Ｅ信号のパルスは、３３個生成される。Ｎ番目のＥ
信号が‘Ｈ’となる期間中のプレパルスと、Ｎ＋１番目
のＥ信号が‘Ｈ’となる期間中のメインパルスは同一の
発熱素子を選択する。

【００９１】まず、最初のブロックの印字データを読み
込む。図１３は、ダブルパルス駆動時の最初のブロック
のための印字データの読み込みの際のタイミングチャー
ト、図１４は、同じく読み込まれる印字データに対応す
る発熱素子Ｎｏ．の説明図である。ＮＲＳＴ信号が
‘Ｈ’になった後、ＥＮＡＢＬＥ信号が入力される
（‘Ｈ’になる）までに、図１３に示すようにＤＣＬＫ
信号が８回入力される。ＤＣＬＫ信号の立ち下がりで、
ＤＴＤＩＲ信号が印字データとして図１４に示した発熱
素子Ｎｏ．の若い番号順に３個飛ばしで取り込まれる。
ＤＴＤＩＲ信号が‘Ｈ’で取り込まれた場合、後のプレ
パルスでこの印字データに対応する発熱素子２がプレ・
ヒートし、メインパルスでインクが噴出される。最初の
ブロックの印字データの読み込みが終了すると、その印
字データに基づく印字動作と、次のブロックの印字デー
タの読み込みを行なう。

【００９２】図１５は、ダブルパルス駆動時のＮ番目の
ブロックのための印字データの読み込みの際のタイミン
グチャート、図１６は、同じく順方向時に読み込まれる
印字データに対応する発熱素子Ｎｏ．の説明図、図１７
は、同じく逆方向時に読み込まれる印字データに対応す
る発熱素子Ｎｏ．の説明図である。図１５に示すよう
に、Ｅ信号のＮ−１番目中（Ｎ＝２〜３２）に、Ｎ番目
のブロックの印字データをプレ・ヒートのために８個の
発熱素子分だけシリアルに読み込む。このとき読み込ま
れる印字データは、駆動方向が順方向の場合は図１６に
示す発熱素子Ｎｏ．に、また逆方向の場合は図１７に示
す発熱素子Ｎｏ．に、それぞれ対応して読み込まれる。
このとき、なるべく隣接した発熱素子が駆動されないよ
うに、発熱素子の駆動順序を設定している。例えば、順
方向時に発熱素子Ｎｏ．＝１を含むブロック（Ｎ＝１）
の次は、発熱素子Ｎｏ．＝３を含むブロック（Ｎ＝２）
である。

【００９３】図１８は、ダブルパルス駆動時における同
じブロックのプリパルスによる駆動とメインパルスによ
る駆動のタイミングの説明図である。Ｅ信号のＮ−１番
目中に読み込まれた印字データにより、図１８でハッチ
ングを施したように、Ｅ信号のＮ番目中のプレパルスで
Ｎ番目のブロックの発熱素子２がプレヒーティングされ
る。そして、Ｅ信号のＮ＋１番目のメインパルスで印字
が行なわれる。すなわち、プレパルスが‘Ｈ’の期間
中、Ｎ番目のブロックの発熱素子のプレヒーティングが
行なわれ、続くメインパルスではなく、その次のハッチ
ングを施したメインパルスによる発熱で印字が行なわれ
る。

【００９４】例えば、図９に示す回路構成のデータ保持
回路６を用いた場合、Ｎ−１番目のＥ信号中にシフトレ
ジスタ４１に印字データが読み込まれ、Ｎ番目のＥ信号
の立ち上がりによってシフトレジスタ４１に読み込まれ
た印字データがラッチ４３にラッチされる。ラッチされ
た印字データはセレクタ４５によって選択され、Ｎ番目
のＥ信号のプレパルス駆動時に用いられる。また、同時
にこの印字データはＤフリップフロップ４６にも伝達さ
れており、Ｎ番目のＥ信号の立ち下がりでラッチされ
る。この間にＮ番目のメインパルスによる駆動が行なわ
れるが、このときにはＤフリップフロップ４６はラッチ
４３内の印字データをラッチしていないので、セレクタ
４５によってＤフリップフロップ４６にラッチされてい
るＮ−１番目のブロックの印字データが出力される。Ｅ
信号の立ち下がりでＤフリップフロップ４６にラッチさ
れたＮ番目のブロックの印字データは、Ｎ＋１番目のＥ
信号が‘Ｈ’の間保持され、Ｎ＋１番目のメインパルス
駆動時にセレクタ４５で選択されて、印字に用いられ
る。

【００９５】図１９は、ダブルパルス駆動時のＥ信号の
３２番目中における印字データの読み込みの際のタイミ
ングチャートである。最終ブロックの印字データは、３
１番目のＥ信号中に読み込まれることになる。３２番目
のＥ信号中では、図１８に示すようにＤＴＤＩＲ信号を
常に‘Ｌ’にして、ＤＣＬＫ信号を８回入力する。これ
により、３３番目の最後のプレパルスで駆動する印字デ
ータをクリアし、発熱素子の駆動を行なわないようにす
る。３３番目のＥ信号中のＤＴＤＩＲ信号とＤＣＬＫ信
号は、印字に影響を与えない。

【００９６】図２０は、ダブルパルス駆動時における順
方向時の４ｂｉｔリングカウンタの動作の一例の説明
図、図２１は、同じく８ｂｉｔリングカウンタの動作の
一例の説明図である。図中、左端のＥは、何番目のＥ信
号かを示す。その右隣のＰｒｅ／Ｍａｉｎは、Ｅ信号中
のプレパルスまたはメインパルスの‘Ｈ’の状態を意味
する。ＲＥ１〜ＲＥ４，Ｂ１〜Ｂ８は、図１に示す出力
信号線名である。なお、空欄は‘Ｌ’を示し、‘Ｈ’の
みを記入している。例えば、Ｎ＝２のプレパルス駆動時
において、４ｂｉｔリングカウンタはＲＥ２を‘Ｈ’と
し、８ｂｉｔリングカウンタはＢ１を‘Ｈ’として２番
目のブロックのプレヒートを行なう。続くメインパルス
駆動時においては、４ｂｉｔリングカウンタはＲＥ１を
‘Ｈ’とし、８ｂｉｔリングカウンタはＢ１を‘Ｈ’と
することにより、１番目のブロックのメインパルス駆動
によって印字を行なう。また、Ｎ＝５のプレパルス駆動
時は、４ｂｉｔリングカウンタ、８ｂｉｔリングカウン
タはそれぞれＲＥ１、Ｂ２を‘Ｈ’として５番目のブロ
ックのプレヒートを行ない、続くメインパルス駆動時に
は４ｂｉｔリングカウンタがＲＥ４を‘Ｈ’とするとと
もに、８ｂｉｔリングカウンタも‘Ｈ’とする出力信号
線をＢ１に変更し、４番目のブロックのメインパルス駆
動を行なう。

【００９７】図２２は、ダブルパルス駆動時における逆
方向時の４ｂｉｔリングカウンタの動作の一例の説明
図、図２３は、同じく８ｂｉｔリングカウンタの動作の
一例の説明図である。逆方向の場合も順方向とほぼ同様
であるが、順方向の駆動時に駆動されるブロックの順番
をブロックの番号とすれば、この逆方向の駆動において
メインパルスで駆動されるブロックの番号は、プレパル
スで駆動されたブロックの番号よりも大きい。例えば、
Ｎ＝２のプレパルス駆動時において、４ｂｉｔリングカ
ウンタはＲＥ３を‘Ｈ’とし、８ｂｉｔリングカウンタ
はＢ８を‘Ｈ’として３１番目のブロックのプレヒート
を行なう。続くメインパルス駆動時においては、４ｂｉ
ｔリングカウンタはＲＥ４を‘Ｈ’とし、８ｂｉｔリン
グカウンタはＢ８を‘Ｈ’とすることにより、３２番目
のブロックのメインパルス駆動によって印字を行なう。
また、Ｎ＝５のプレパルス駆動時は、４ｂｉｔリングカ
ウンタ、８ｂｉｔリングカウンタはそれぞれＲＥ４、Ｂ
７を‘Ｈ’として２８番目のブロックのプレヒートを行
ない、続くメインパルス駆動時には４ｂｉｔリングカウ
ンタがＲＥ１を‘Ｈ’とするとともに、８ｂｉｔリング
カウンタも‘Ｈ’とする出力信号線をＢ８に変更し、２
９番目のブロックのメインパルス駆動を行なう。

【００９８】図２４は、ダブルパルス駆動時の１印字サ
イクルの一例を示す信号シーケンス図である。以上の動
作をまとめると、図２４に示すようになる。すなわち、
ＮＲＳＴ信号の立ち上がりおよび立ち下がりでＤＴＤＩ
Ｒ信号をラッチして駆動方法および駆動方向を設定す
る。最初のＥＮＡＢＬＥ信号の立ち上がり前に１番目の
ブロックに対応する印字データを読み込む。以後、Ｎ番
目の駆動時にＮ＋１番目のブロックに対応する印字デー
タを読み込み、３２、３３番目の駆動時にはＤＴＤＩＲ
信号を‘Ｌ’として印字データをリセットする。一方、
１番目の駆動時には、ＥＮＡＢＬＥ信号のプレパルスの
みが用いられ、１番目のブロックの印字データに対応し
てプレヒートが行なわれる。１番目のメインパルスでは
印字は行なわれない。以後、Ｎ番目の駆動時にはＮ番目
のブロックの印字データに対応してプレパルスによって
プレヒートが行なわれ、さらにＮ−１番目のブロックの
印字データに対応してメインパルスによって印字が行な
われる。最後の３３番目の駆動時には、プレパルスによ
る駆動は行なわれず、メインパルスによって３２番目の
ブロックの駆動が行なわれる。

【００９９】次に、プレパルス機能のない単一パルス駆
動時の印字動作の一例について説明する。プレパルス機
能なしの場合は、１サイクル中にＥＮＡＢＬＥ信号が
‘Ｈ’となるパルスは、３２回入力される。Ｅ信号は、
ＥＮＡＢＬＥ信号と同じであり、Ｍ信号は常に‘Ｌ’に
なる。ＥＮＡＢＬＥ信号のパルスが入力される度に、選
択されるブロックがシフトする。

【０１００】まず、最初のブロックの印字データを読み
込む。図２５は、単一パルス駆動時の最初のブロックの
ための印字データの読み込みの際のタイミングチャー
ト、図２６は、同じく読み込まれる印字データに対応す
る発熱素子Ｎｏ．の説明図である。ＮＲＳＴ信号が
‘Ｈ’になった後、ＥＮＡＢＬＥ信号が入力される
（‘Ｈ’になる）までに、図２５に示すようにＤＣＬＫ
信号が８回入力される。ＤＣＬＫ信号の立ち下がりで、
ＤＴＤＩＲ信号が印字データとして図２６に示した発熱
素子Ｎｏ．の若い番号順に３個飛ばしで取り込まれる。
ＤＴＤＩＲ信号が‘Ｈ’で取り込まれた場合、後のプレ
パルスでこの印字データに対応する発熱素子２がプレ・
ヒートし、メインパルスでインクが噴出される。最初の
ブロックの印字データの読み込みが終了すると、その印
字データに基づく印字動作と、次のブロックの印字デー
タの読み込みを行なう。

【０１０１】図２７は、単一パルス駆動時のＮ番目のブ
ロックのための印字データの読み込みの際のタイミング
チャート、図２８は、同じく順方向時に読み込まれる印
字データに対応する発熱素子Ｎｏ．の説明図、図２９
は、同じく逆方向時に読み込まれる印字データに対応す
る発熱素子Ｎｏ．の説明図である。図２７に示すよう
に、ＥＮＡＢＬＥ信号が‘Ｈ’の期間に印字が行なわれ
る。印字時間はＥＮＡＢＬＥ信号が‘Ｈ’の期間で決ま
る。印字データは、印字する一つ前のＥＮＡＢＬＥ信号
が‘Ｈ’の間に取り込む。すなわち、図２７においてＥ
ＮＡＢＬＥ信号がＮ−１番目の‘Ｈ’の期間であるとす
ると、読み込む印字データはＮ番目のブロックの印字デ
ータであり、駆動方向が順方向の場合は図２８に示す発
熱素子Ｎｏ．に、また逆方向の場合は図２９に示す発熱
素子Ｎｏ．に、それぞれ対応して読み込まれる。

【０１０２】図３０は、単一パルス駆動時のＥＮＡＢＬ
Ｅ信号の３１、３２番目中における印字データの読み込
みの際のタイミングチャートである。３２番目のブロッ
クの印字データは、３１番目のＥＮＡＢＬＥ信号中に読
み込まれる。従って、３２番目のＥＮＡＢＬＥ信号中の
ＤＣＬＫ信号とＤＴＤＩＲ信号は印字に何の影響も与え
ない。

【０１０３】図３１は、単一パルス駆動時における４ｂ
ｉｔリングカウンタの動作の一例の説明図、図３２は、
同じく８ｂｉｔリングカウンタの動作の一例の説明図で
ある。４ｂｉｔリングカウンタ７は、出力４ビット（Ｒ
Ｅ１〜ＲＥ４）のうち１ビットが‘Ｈ’、残り３ビット
が‘Ｌ’である。図３１（Ａ）に示すように、順方向駆
動の時はＥＮＡＢＬＥ信号のパルスによりその立ち下が
りでＲＥ１→ＲＥ２→ＲＥ３→ＲＥ４→ＲＥ１→ＲＥ２
→…の順で‘Ｈ’となる信号線がシフトする。逆方向駆
動の時は、図３１（Ｂ）に示すように、ＥＮＡＢＬＥ信
号のパルスによりＲＥ４→ＲＥ３→ＲＥ２→ＲＥ１→Ｒ
Ｅ４→ＲＥ３→…の順で‘Ｈ’となる信号線がシフトす
る。

【０１０４】８ｂｉｔリングカウンタ８は、出力８ビッ
ト（Ｂ１〜Ｂ８）のうち１ビットが‘Ｈ’、残り７ビッ
トが‘Ｌ’である。図３２（Ａ）に示す様に、順方向駆
動の時はＥＮＡＢＬＥ信号のパルスの立ち下がりが４回
毎にＢ１→Ｂ２→…→Ｂ８の順で‘Ｈ’がシフトする。
逆方向駆動の時は、図３２（Ｂ）に示すように、ＥＮＡ
ＢＬＥ信号のパルスが４回ごとにＢ８→Ｂ７→…→Ｂ１
の順で‘Ｈ’がシフトする。

【０１０５】図３３は、単一パルス駆動時の１印字サイ
クルの一例を示す信号シーケンス図である。以上の動作
をまとめると、図３３に示すように、ＮＲＳＴ信号の立
ち上がりおよび立ち下がりでＤＴＤＩＲ信号をラッチし
て駆動方法および駆動方向を設定し、最初のＥＮＡＢＬ
Ｅ信号の立ち上がり前に１番目のブロックに対応する印
字データを読み込む。以後、Ｎ番目の駆動時にＮ＋１番
目のブロックに対応する印字データを読み込み、３２番
目の駆動時には３１番目の駆動時に読み込んだ印字デー
タの印字動作を行なって終了する。

【０１０６】上述の例においては、同時に駆動する発熱
素子は３個おきの８個である。そして、４ブロックで３
２個の発熱素子を１単位として８単位シフトしている。
しかし、本発明はこれに限られるものではない。例え
ば、連続する８個の発熱素子をブロックとすることもで
きるし、１個おきの発熱素子をブロックとしたり、ある
いは連続した４個と１２個おいた連続した４個をブロッ
クとしてもよい。ここでは連続する３２個の発熱素子を
１単位として８ｂｉｔリングカウンタからの信号線の配
線量を減少させているが、このような単位をなくせば、
例えば、３１個おきの８個の発熱素子をブロックとする
ことも可能である。また、各ブロックの駆動順序も任意
に変更可能である。

【０１０７】このような発熱素子の任意の駆動順序に対
応するため、図１に示すようにデータ保持回路６の出力
線と４ｂｉｔリングカウンタの出力線、構成によっては
８ｂｉｔリングカウンタの出力線が、どのＮＡＮＤ回路
５にも容易に入力可能なように、各出力線とＮＡＮＤ回
路５の入力線を縦横に配置している。コンタクト位置を
変更するだけで、発熱素子のブロック構成や駆動順序を
変更することが可能である。このとき、変更後のブロッ
ク構成や駆動順序に合わせて、データ保持回路６に入力
する印字データの並び順を変更すればよい。

【０１０８】なお、上述の例では、ダブルパルス駆動と
単一パルス駆動をともに実現する構成を示したが、これ
に限らず、ダブルパルス駆動のみとして回路規模を縮小
することも可能である。また、順方向駆動と逆方向駆動
の両方向の駆動を可能としているが、これもどちらかに
限定して構成し、回路規模を縮小することが可能であ
る。

【０１０９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、プレパルスとメインパルスの間に他のブロッ
クを駆動するパルスを挟み込むようなダブルパルス駆動
を行なう駆動回路を簡単な構成で実現できるので、駆動
回路を小さい規模で構成し、発熱素子と同一の基板上に
搭載可能であり、その基板をコンパクトにすることがで
きる。これにより、コストの削減と高密度化に有利なサ
ーマルインクジェット記録装置を提供可能である。ま
た、入力信号線数が少なく、配線の引き回しも少なくて
済み、コンパクトに発熱素子を搭載した基板に実装する
ことができる。このように、本発明では、多機能化、高
速化、高密度化の点で有利であり、非常にコンパクトに
回路を構成できるという効果がある。

【図面の簡単な説明】

【図１】本発明のインクジェット記録装置の実施の一
形態において発熱素子が搭載された基板に設けられた回
路の一例を示す構成図である。

【図２】レギュレータの一例を示す回路構成図であ
る。

【図３】低電圧ロジック部の一例を示す概略構成図で
ある。

【図４】ＤＴＤＩＲ信号によるプレパルス機能と駆動
順序の選択の一例の説明図である。

【図５】クロック発生回路の一例を示す回路図であ
る。

【図６】ダブルパルス駆動時に生成する信号の一例の
説明図である。

【図７】単一パルス駆動時に生成する信号の一例の説
明図である。

【図８】データ保持回路の一例を示す回路図である。

【図９】データ保持回路の別の例を示す回路図であ
る。

【図１０】クロックと同期しないバイナリカウンタの
一例の説明図である。

【図１１】図１０に示すバイナリカウンタの一例にお
ける動作例を示すタイミングチャートである。

【図１２】図１０に示すバイナリカウンタを用いた４
ｂｉｔリングカウンタおよび８ｂｉｔリングカウンタの
一例を示す構成図である。

【図１３】ダブルパルス駆動時の最初のブロックのた
めの印字データの読み込みの際のタイミングチャートで
ある。

【図１４】ダブルパルス駆動時の最初のブロックのた
めに読み込まれる印字データに対応する発熱素子Ｎｏ．
の説明図である。

【図１５】ダブルパルス駆動時のＮ番目のブロックの
ための印字データの読み込みの際のタイミングチャート
である。

【図１６】ダブルパルス駆動時のＮ番目のブロックの
ために順方向時に読み込まれる印字データに対応する発
熱素子Ｎｏ．の説明図である。

【図１７】ダブルパルス駆動時のＮ番目のブロックの
ために逆方向時に読み込まれる印字データに対応する発
熱素子Ｎｏ．の説明図である。

【図１８】ダブルパルス駆動時における同じブロック
のプリパルスによる駆動とメインパルスによる駆動のタ
イミングの説明図である。

【図１９】ダブルパルス駆動時のＥ信号の３２番目中
における印字データの読み込みの際のタイミングチャー
トである。

【図２０】ダブルパルス駆動時における順方向時の４
ｂｉｔリングカウンタの動作の一例の説明図である。

【図２１】ダブルパルス駆動時における順方向時の８
ｂｉｔリングカウンタの動作の一例の説明図である。

【図２２】ダブルパルス駆動時における逆方向時の４
ｂｉｔリングカウンタの動作の一例の説明図である。

【図２３】ダブルパルス駆動時における逆方向時の８
ｂｉｔリングカウンタの動作の一例の説明図である。

【図２４】ダブルパルス駆動時の１印字サイクルの一
例を示す信号シーケンス図である。

【図２５】単一パルス駆動時の最初のブロックのため
の印字データの読み込みの際のタイミングチャートであ
る。

【図２６】単一パルス駆動時の最初のブロックのため
に読み込まれる印字データに対応する発熱素子Ｎｏ．の
説明図である。

【図２７】単一パルス駆動時のＮ番目のブロックのた
めの印字データの読み込みの際のタイミングチャートで
ある。

【図２８】単一パルス駆動時のＮ番目のブロックのた
めに順方向時に読み込まれる印字データに対応する発熱
素子Ｎｏ．の説明図である。

【図２９】単一パルス駆動時のＮ番目のブロックのた
めに逆方向時に読み込まれる印字データに対応する発熱
素子Ｎｏ．の説明図である。

【図３０】単一パルス駆動時のＥＮＡＢＬＥ信号の３
１、３２番目中における印字データの読み込みの際のタ
イミングチャートである。

【図３１】単一パルス駆動時における４ｂｉｔリング
カウンタの動作の一例の説明図である。

【図３２】単一パルス駆動時における８ｂｉｔリング
カウンタの動作の一例の説明図である。

【図３３】単一パルス駆動時の１印字サイクルの一例
を示す信号シーケンス図である。

【図３４】従来のインクジェット記録装置の一例にお
ける発熱素子が搭載された基板に設けられた回路構成図
である。

【図３５】従来のインクジェット記録装置の一例にお
ける動作の一例を示すタイミングチャートである。

【符号の説明】

１…共通電極、２…発熱素子、３…ドライバ素子、４…
プリドライバ、５…ＮＡＮＤ回路、６…データ保持回
路、７…４ｂｉｔリングカウンタ、８…８ｂｉｔリング
カウンタ、９…クロック発生回路、１０…レギュレー
タ、１１…Ｄラッチ、１２…プリドライバ電源電圧モニ
タ端子、１３，１４…テスト信号出力端子、２１…１６
ｂｉｔカウンタ、２２…６４ｂｉｔラッチ、２３…６４
ｂｉｔシフトレジスタ、３１〜３３…Ｄフリップフロッ
プ、３４…ＡＮＤ回路、３５…ＯＲ回路、３６…セレク
タ、３７…ディレイ回路、４１，４２…シフトレジス
タ、４３，４４…ラッチ、４５…セレクタ、４６…Ｄフ
リップフロップ、５１〜５５…Ｄフリップフロップ、５
６〜５９…ＡＮＤ回路、６１〜７０…セレクタ、７１〜
７４…ＯＲ回路、７５，７６…デコード部、７７…ＡＮ
Ｄ回路部。

フロントページの続き (72)発明者三原顕神奈川県海老名市本郷2274番地富士ゼロックス株式会社内 (72)発明者近藤義尚神奈川県海老名市本郷2274番地富士ゼロックス株式会社内 (56)参考文献特開平７−96607（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 2/05

Claims

(57)【特許請求の範囲】

【請求項１】複数配列された発熱素子と、該発熱素子
を駆動するためのドライバと、画像データに応じて前記
ドライバを制御する駆動回路を有するインクジェット記
録装置において、前記駆動回路は、前記複数の発熱素子
を異なる複数のブロックに分割しブロック毎に時分割し
て駆動するブロック分割駆動回路と、印字データを保持
するデータ保持回路を有し、前記ブロック分割駆動回路
は、印字の際に前記発熱素子をインクの噴射を行なわな
いプレパルスとインクの噴射を行なうメインパルスの２
つのパルスにより前記各ブロックの駆動制御を行なうと
ともに、前記ブロックを駆動するための前記プレパルス
と前記メインパルスの間に該ブロックとは別のブロック
を駆動するように駆動制御するものであり、前記データ
保持回路は、１つのブロックに含まれる前記発熱素子の
数の２倍以下の印字データを保持し、前記プレパルスか
前記メインパルスかに応じて保持している印字データを
切り換えることを特徴とするインクジェット記録装置。
【請求項２】前記データ保持回路は、１つのブロック
に含まれる前記発熱素子の数だけの印字データを順次入
力するためのシフトレジスタと、該シフトレジスタの内
容をラッチするラッチ回路と、該ラッチ回路にラッチさ
れた印字データを一時保持して遅延させる遅延回路と、
前記ラッチ回路にラッチされた印字データまたは前記遅
延回路によって遅延した印字データのいずれかを選択す
る選択回路を有し、前記プレパルスによる駆動か前記メ
インパルスによる駆動かによって前記選択回路による選
択を切り換えることを特徴とする請求項１に記載のイン
クジェット記録装置。
【請求項３】複数配列された発熱素子と、該発熱素子
を駆動するためのドライバと、画像データに応じて前記
ドライバを制御する駆動回路を有するインクジェット記
録装置において、前記駆動回路は、前記複数の発熱素子
を異なる複数のブロックに分割しブロック毎に時分割し
て駆動するブロック分割駆動回路と、印字データを保持
するデータ保持回路を有し、前記ブロック分割駆動回路
は、印字の際に前記発熱素子をインクの噴射を行なわな
いプレパルスとインクの噴射を行なうメインパルスの２
つのパルスにより前記各ブロックの駆動制御を行なうと
ともに、前記ブロックを駆動するための前記プレパルス
と前記メインパルスの間に該ブロックとは別のブロック
を駆動するように駆動制御するものであり、前記ブロッ
ク分割駆動回路は、複数のカウンタを有し、該複数のカ
ウンタの出力によって１つのブロックを特定してなり、
前記カウンタは、複数のフリップフロップと、該フリッ
プフロップの出力と該フリップフロップへのクロックが
入力されるアンド回路を有し、該アンド回路の出力が他
のフリップフロップのクロックとして入力されるととも
に他のアンド回路の入力に接続された非同期型のバイナ
リカウンタであり、一段当りの遅れ時間が前記フリップ
フロップ一つ分の遅れ時間より短いことを特徴とするイ
ンクジェット記録装置。
【請求項４】前記ブロック分割駆動回路は、前記各フ
リップフロップの出力および反転出力を駆動順序に応じ
て選択する選択回路をさらに有し、前記ブロックの駆動
順序に関して双方向の駆動を可能に構成したことを特徴
とする請求項３に記載のインクジェット記録装置。
【請求項５】前記ブロック分割駆動回路は、さらに、
あるブロックを選択して前記プレパルスによる駆動後に
１つ前の既に前記プレパルスによる駆動が行なわれたブ
ロックを前記メインパルスによる駆動を行なうべく選択
する選択回路を有することを特徴とする請求項３または
４に記載のインクジェット記録装置。
【請求項６】複数配列された発熱素子と、該発熱素子
を駆動するためのドライバと、画像データに応じて前記
ドライバを制御する駆動回路を有するインクジェット記
録装置において、前記駆動回路は、前記複数の発熱素子
を異なる複数のブロックに分割しブロック毎に時分割し
て駆動するブロック分割駆動回路と、印字データを保持
するデータ保持回路を有し、前記ブロック分割駆動回路
は、印字の際に前記発熱素子をインクの噴射を行なわな
いプレパルスとインクの噴射を行なうメインパルスの２
つのパルスにより前記各ブロックの駆動制御を行なうと
ともに、前記ブロックを駆動するための前記プレパルス
と前記メインパルスの間に該ブロックとは別のブロック
を駆動するように駆動制御するものであり、前記ドライ
バと前記駆動回路との間に前記駆動回路内の低電圧論理
素子部の出力を合成昇圧するためのプリドライバ部と、
該プリドライバ部に電源を供給するレギュレータ回路を
さらに有し、該レギュレータ回路は、前記プリドライバ
部へ前記発熱素子用の共通電極から電源を供給し、入力
信号に基づいて前記プリドライバ部に電源を供給しない
待機モードを持つことを特徴とするインクジェット記録
装置。
【請求項７】前記発熱素子はポリシリコンで、前記ド
ライバはＭＯＳトランジスタで構成されることを特徴と
する請求項１ないし６のいずれか１項に記載のインクジ
ェット記録装置。
【請求項８】前記ブロック分割駆動回路から出力され
るブロック選択信号の一部を出力する第１のテスト用端
子と、少なくとも前記データ保持回路から出力されるデ
ータ信号の一部を出力する第２のテスト用端子を有する
ことを特徴とする請求項１ないし６のいずれか１項に記
載のインクジェット記録装置。