JPH09300621A

JPH09300621A - インクジェット記録ヘッド

Info

Publication number: JPH09300621A
Application number: JP11905996A
Authority: JP
Inventors: Kunihito Sato; 邦仁佐藤; Toru Mihara; 徹三原; Shinichi Yasunaga; 伸一保永; Akira Mihara; 顕三原; Yoshinao Kondo; 義尚近藤
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1996-05-14
Filing date: 1996-05-14
Publication date: 1997-11-25

Abstract

(57)【要約】【課題】必要な機能を小規模の駆動回路構成で効率よ
く配置し、この駆動回路を発熱素子と同一基板上に搭載
したインクジェット記録ヘッドを提供する。【解決手段】発熱素子搭載基板に設けられた回路の構
成図である。ブロック駆動回路である１６ｂｉｔカウン
タ６の出力線が、どのプリドライバ４のＮＡＮＤ回路５
の入力線にも容易に入力可能なように交差して構成され
ている。出力線と入力線のコンタクト位置の変更だけ
で、プリドライバ４のＮＡＮＤ入力部への接続が変更可
能である。この例では、各ブロック内で１個飛び離散印
字を行ない、ブロック間においては、奇数番目のブロッ
ク２ｎ−１（ｎ＝１〜８）と偶数番目のブロック２ｎ
（ｎ＝１〜８）のブロック内の発熱素子が相互に隣接す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ノズル内に保持さ
れたインクに対し、ノズル内に設けた発熱体にエネルギ
ーを印加して発熱させ、インク内に気泡を発生させてイ
ンクを噴射するインクジェット記録ヘッドに関するもの
である。

【０００２】

【従来の技術】サーマルインクジェットプリンタは、低
価格、低騒音、コンパクトであるという利点があり、ノ
ズルの高集積化、駆動周波数の高速化により、画質、印
字スピードの点でも急激な進歩を遂げつつある。

【０００３】サーマルインクジェット記録装置の記録ヘ
ッドにおける発熱素子搭載基板は、インク噴出用気泡を
発生させる為の発熱素子と発熱素子を駆動するドライバ
を同一基板上に作成し、駆動用ＩＣからボンディングパ
ッドを経由して駆動信号を印加する構成が一般的であっ
た。すなわち、ドライバ駆動回路を同一基板に内蔵して
いないか、内蔵していても単なるスイッチングマトリク
ス的な簡単な組合せ回路であった。しかし、この構成で
はパッド数が多くなり高密度・多ノズル化に不利であ
り、駆動用ＩＣからの配線数が多くなり高集積化やノイ
ズ対策に不利であり、しいてはコスト高を招くという問
題点があった。

【０００４】その後、コスト削減および高密度化を目的
として、特開平５−３１８９８号公報にみられるよう
に、ドライバ駆動回路も発熱素子と同一のＳｉ基板上に
搭載する方法が提案された。最近では、特開平６−３０
５１４８号公報のように、発熱素子をある個数ずつ複数
のブロックに分割し、ブロック毎に時分割して駆動する
手段、すなわち、ブロック分割駆動回路を設ける方法が
提案されており、駆動回路の縮小化，パッド数の減少化
などにより、発熱素子搭載基板の縮小の提案がなされて
いる。

【０００５】図２６は、ヘッドの移動方向と紙送り方向
の説明図であり、図２６（Ａ）はヘッド移動の斜視図、
図２６（Ｂ）はヘッド内プリント基板の斜視図、図２６
（Ｃ）はインク吐出面の説明図である。図中、１５１は
紙、１５２はノズル群、１５３はヘッド内プリント基
板、１５４は発熱素子搭載基板、１５５はインク流路用
チャネル基板である。

【０００６】印字のための主走査方向と副走査方向を説
明する。紙１５１の移動方向である副走査方向に図２６
（Ｃ）に示すノズル群１５２が配列されるようにヘッド
内プリント基板１５３を配置し、主走査方向にヘッドを
動かす。主走査方向の印字が１行終了するごとに、副走
査方向に１行分、紙１５１が送られる。図２６（Ｂ）に
示すように、ヘッド内プリント基板１５３の一端から突
出するように、Ｓｉ基板である発熱素子搭載基板１５４
とインク流路用チャネル基板１５５とが重ね合わされて
配置され、図２６（Ｃ）に示したように、両基板の間に
ノズル群が形成されている。

【０００７】ノズル数が少ないとヘッド移動速度が増
し、速度ムラによる濃度ムラが生じやすい。また、主走
査方向の一回の印字幅が狭いため、行間継ぎ目が増え、
筋が入る原因になりやすい。しかるに、ノズル群１５２
のノズル数が多いと、これに対応して発熱素子数が多く
なり、発熱素子搭載基板１５４内の共通電極部の配線抵
抗により、中央部で電圧降下を起こす等の理由により、
ノズル同士の間の噴射バラツキが無視できなくなる。一
般的には、３００ｄｐｉ〜６００ｄｐｉの場合で６４〜
２５６ｂｉｔ程度、すなわちチップ幅が５〜２０ｍｍ前
後が適当とされている。

【０００８】最大同時印字数は、電源容量の制約、配線
抵抗による電圧降下の影響などの制約から決まる。例え
ば、通電中、２００ｍＡ程度の電流が流れる発熱素子を
用いた場合、同時に５個以上の発熱素子を駆動すれば、
一度に１Ａ以上もの電流が流れる。発熱素子搭載基板１
５４の中央付近では、共通電極に大電流が流れると配線
抵抗による電圧降下影響が生じ印字に悪影響を及ぼす。
また、急激な大電流成分により、プリンタ本体内やヘッ
ド内、プリンタ本内とヘッド間を接続する共通フレキシ
ブルフラットケーブルでノイズ混入の悪影響を受ける心
配もある。また、駆動周波数や同時に噴射するノズル
数，位置によっては、インク噴射口に隣接する液室やイ
ンクタンク内での圧力影響などにより、噴射時のクロス
トークが大きくなり、これにより、印字劣化が生じる。

【０００９】これらの改善策として、同時に噴射するノ
ズル位置を考慮した方式がいくつか提案されている。特
開平６−１９１０３９号公報では、全体の発熱素子を隣
接したある個数ずつ複数のブロックに分け、ブロック毎
に時分割駆動する際、隣のブロックを駆動せずに、なる
べく離れたブロックを順次駆動して行く手段が提案され
ている。特開平６−１９８８９３号公報では、全体の発
熱素子を、３個おきに４つのブロックに分け、ブロック
毎に時分割駆動する手段が提案されている。特開平６−
１９１０３９号公報では、ブロック内の各発熱素子は隣
接しており、ブロック毎の駆動が離散的に構成されてい
るに対し、特開平６−１９８８９３号公報では、ブロッ
ク内の各発熱素子が３個おきに離散的に構成され、隣接
ブロックを順次駆動して行く構成になっている。

【００１０】しかしながら、インク材料，液室，インク
タンク，ノズル構成，印字スピード等が変更されればク
ロストークの影響が異なり、最適なブロック分割方法，
ブロック駆動方法の変更を余儀なくされる。コスト削減
のためには、発熱素子搭載基板上に発熱素子駆動用ドラ
イバだけでなく、ドライバ制御用駆動回路も内蔵した方
が有利である。しかし、ブロック分割方法，ブロック駆
動方法が変更された場合、駆動回路を内蔵すれば駆動回
路の構成をも修正する必要が生じる。最適なブロック分
割方法，ブロック駆動方法を決定するには、通常いくつ
かの候補を試作して選定するが、それら各々ごとに駆動
回路の構成を変更し設計し直していたのでは、多大なＴ
ＡＴが発生するとともにマスク，試作費用などのコスト
がかさむ。

【００１１】また、特開平５−１０４７２１号公報に記
載のように、ブロック時分割駆動を行なう場合は、図２
６（Ｃ）にも示したように、ノズル群１５２を主走査方
向に対して垂直ではなく若干斜めに設置する提案があ
る。これは、ノズル群１５２を主走査方向に対し垂直に
すると以下の問題点があるためである。例えば、チップ
内の発熱素子群において、左から４個ずつ隣接した発熱
素子を一つのブロックとし順次ブロックを時分割駆動す
る場合を考える。主走査方向に対し、垂直な直線を印字
すると、最初のブロック印字と最後のブロック印字とで
はキャリッジが主走査方向に移動した分だけのずれが生
じてしまう。この現象を防ぐために、ノズル群１５２を
主走査方向に対し若干斜めに設置するわけである。な
お、主走査方向の双方向印字を行なう場合には、往路と
復路とでブロック転送方向を逆にする。

【００１２】図２７は、従来のインクジェット記録ヘッ
ドにおいて発熱素子が搭載された基板に設けられた回路
の一例を示す構成図である。図中、１は共通電極、２は
発熱素子、３はドライバ、４はプリドライバ、５はＮＡ
ＮＤ回路、６は１６ｂｉｔカウンタ、７は６４ｂｉｔラ
ッチ、８は６４ｂｉｔシフトレジスタである。この例で
は、６４個の発熱素子２を搭載している。厳密にいうと
６４個分の発熱素子２の領域を持ったものということで
あって、発熱素子２を置く領域だけがあって実際には発
熱素子２がなかったり、通常の印字には使用しない特性
の異なる素子であったり、いわゆるダミー素子である場
合も含んでいる。例えば、異なる色のインクを一つの発
熱素子搭載基板を使用して印字を行なう場合、異なる色
の境界に幾つかのダミー素子を設けることが多い。この
明細書では、以上のことを踏まえて、発熱素子の配置可
能数を発熱素子数と呼ぶことにする。

【００１３】図２７は、６４個の発熱素子２を、Ｎｏ．
１から順次４つずつ、計１６個のブロックに分けて分割
駆動する場合である。６４個の発熱素子２の一端はすべ
て共通電極１を介して電源に接続されている。また、他
端はそれぞれドライバ３に接続されている。ドライバ３
は、例えばＭＯＳトランジスタやバイポーラトランジス
タなどで構成することができ、発熱素子２を駆動する。

【００１４】プリドライバ４は、ＡＮＤ回路として説明
する。制御信号線論理を反転させてＮＯＲにする等ＡＮ
Ｄ的な構成を総括してＡＮＤ回路と呼ぶことにする。図
では、ＮＡＮＤ回路５とインバータの縦属接続を使って
図示されている。プリドライバ４は、対応する発熱素子
２の駆動信号をドライバ３の制御電極、例えばＭＯＳト
ランジスタではゲート電極に入力する。ＮＡＮＤ回路５
には、ＥＮＡＢＬＥ（印字イネーブル）信号と１６ｂｉ
ｔカウンタ６からのブロック分割駆動信号の１本と、６
４ｂｉｔラッチ７からのデータ信号が入力されており、
対応する発熱素子２が選択され、印字すべきデータが存
在し、さらにブロック分割駆動信号が入力されたとき、
ドライバ３へ駆動信号を出力する。

【００１５】１６ｂｉｔカウンタ６は、ＢＣＬＫ（ブロ
ック転送用クロック）信号をカウントしてブロック分割
駆動信号を発生し、ブロック１からブロック１６までの
各ブロックに対応するプリドライバ４のＮＡＮＤ回路５
に入力する。６４ｂｉｔシフトレジスタ８は、シリアル
入力された印字データを順次保持し、６４ｂｉｔラッチ
７にパラレルに転送する。６４ｂｉｔラッチ７は、各発
熱素子２に対応した印字データを保持する。

【００１６】上述した発熱素子搭載基板を用いたインク
ジェット記録装置の動作を説明する。最初の印字を行な
う前に、あらかじめ各発熱素子２に対応した６４個の印
字データを、ＤＣＬＫ（データクロック）信号に同期し
て６４ｂｉｔシフトレジスタ８にシリアルに入力する。
その後、６４ｂｉｔラッチ７をリセットし、ＬＣＬＫ
（ラッチ用クロック）信号により６４ｂｉｔシフトレジ
スタ８内の全ての印字データを６４ｂｉｔラッチ７に転
送してラッチさせる。６４ｂｉｔラッチ７は、印字デー
タをそれぞれのＮＡＮＤ回路５に出力している。

【００１７】１６ｂｉｔカウンタ６は、ＢＲＳＴ（ブロ
ックリセット）信号によりリセットされ、ＢＣＬＫ（ブ
ロック転送用クロック）信号をカウントしてブロック分
割駆動信号を選択的に送出する。１６ｂｉｔカウンタ６
は、まず最初のブロック転送用クロックによりブロック
１に対するブロック分割駆動信号を１〜４番目のＮＡＮ
Ｄ回路５に対して出力する。外部よりＥＮＡＢＬＥ信号
が入力されると、１〜４番目のＮＡＮＤ回路５のうち６
４ｂｉｔラッチ７から印字データが出力されているもの
のみが駆動信号を出力し、ドライバ３が駆動される。こ
れにより１〜４番目の発熱素子２のうち印字データが存
在するものに電流が流れ、発熱素子２が発熱し、インク
中に気泡が発生し、インクが吐出されて印字が行なわれ
る。

【００１８】続いて１６ｂｉｔカウンタ６は次のＢＣＬ
Ｋ信号によりブロック２に対するブロック分割駆動信号
を５〜８番目のＮＡＮＤ回路５に対して出力し、５〜８
番目の発熱素子２のうち印字データの存在するものが発
熱して印字が行なわれる。以下、順にブロック１６まで
駆動して印字を行なう。この間に、次の６４個分の印字
データをシリアルに６４ｂｉｔシフトレジスタ２３に入
力する。

【００１９】このような従来の構成において、発熱素子
２を搭載した基板内に１６ｂｉｔカウンタ６のようなカ
ウンタを設置する場合には、基板上部に発熱素子２が配
列されているので、横方向の長さはその制約を受ける。
従って、カウンタをレイアウトする際には極めて横長に
レイアウトする必要がある。また、印字上、時分割でブ
ロック駆動を行なう手段は、双方向性を有することが好
ましい。例えば、バイナリーカウンタ、ジョンソンカウ
ンタ、リニアフィードバックシフトレジスタ、グレイコ
ードカウンタなどを使用すればゲート数が減るが、配線
の引き回しによりレイアウト面積まで減らすのは難し
い。以上による理由から、ブロック数と同数の段数のシ
フトレジスタを用いた最も初歩的な１６ｂｉｔカウンタ
６を搭載するのが一般的である。この場合、１６ｂｉｔ
カウンタ６に双方向性を持たせたいなら、前後のシフト
レジスタの順序を逆にするセレクタをシフトレジスタ間
に設ければよい。

【００２０】時分割でブロックを駆動する手法には、カ
ウンタを利用した構成の他に、外部から入力された駆動
信号を基板内部でバイナリデコードして駆動ブロックを
選択する手法がある。しかし、バイナリデコードして駆
動ブロックを選択する手法では、ブロック分割数のｌｏ
ｇ₂だけブロック駆動用の入力信号線数が必要となり、
例えば、２⁴＝１６ブロックでは４本も必要となるとい
う問題が発生する。

【００２１】配線数は、コストおよび基板の高密度化の
点で重要であり、チップ面積削減、消費電力による発熱
を抑えるためにも回路規模は小さいことが望まれる。し
かし、複数の機能やアドレス線を共通化して入力信号線
数を少なくすれば、デコード回路が必要になり、回路規
模が増大し、デコードによる低速化を招く場合がある。

【００２２】上述したように、コスト削減と高密度化の
点でドライバを駆動する回路も発熱素子と同一基板上に
搭載する方法は効果的である。しかし、駆動回路規模が
大きく、それを発熱素子と同一基板上に搭載すること
で、発熱素子搭載基板面積が増大すれば、コストアップ
を招く。駆動回路の規模が大きくなると消費電力が大き
くなり、基板温度が高くなってインクの噴射に悪影響を
及ぼす。また、駆動回路は、離散印字が可能な構成であ
り、さらに、複数の発熱素子２のブロック分割方法、ブ
ロック駆動方法を容易に設計変更できる構成である事が
望ましい。

【００２３】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、必要な機能を小規模の駆動
回路構成で効率よく配置し、この駆動回路を発熱素子と
同一基板上に搭載したインクジェット記録ヘッドを提供
することを目的とするものである。例えば、基板面積が
増大させることなく印字順序変更をフレキシブルに可能
とし、離散印字駆動を行なう場合に特に有効である。

【００２４】

【課題を解決するための手段】請求項１に記載の発明に
おいては、インクに熱エネルギーを印加する複数の発熱
素子と、該発熱素子を駆動するドライバと、該ドライバ
を画像データに応じて制御する駆動回路を同一基板上に
形成したインクジェット記録ヘッドにおいて、前記複数
の発熱素子を複数の異なるブロックごとに時分割して駆
動するブロック分割駆動回路と印字データを保持するデ
ータ保持回路を有し、前記ブロック分割駆動回路は、２
つ以上のカウンタを組み合わせてブロックを指示するこ
とを特徴とするものである。

【００２５】請求項２に記載の発明においては、インク
に熱エネルギーを印加する複数の発熱素子と、該発熱素
子を駆動するドライバと、該ドライバを画像データに応
じて制御する駆動回路を同一基板上に形成したインクジ
ェット記録ヘッドにおいて、前記複数の発熱素子を複数
の異なるブロックごとに時分割して駆動するブロック分
割駆動回路と印字データを保持するデータ保持回路を有
し、前記基板上に前記複数の発熱素子に対応する入力配
線と前記ブロック分割駆動回路の少なくとも１本のブロ
ック駆動配線とが交差して配線され、前記ブロック駆動
配線と前記入力配線との間を交差部分で接続することを
特徴とするものである。

【００２６】請求項３に記載の発明においては、請求項
１または２に記載のインクジェット記録ヘッドにおい
て、前記駆動回路はプリドライバ回路を有し、該プリド
ライバ回路は、前記ブロック分割駆動回路から出力され
るブロック駆動信号と前記データ保持回路のデータ出力
とを合成して前記ドライバへの入力信号を作成するとと
もに、前記ブロック駆動信号またはデータ出力の少なく
とも１方は、前記発熱素子への印字イネーブル信号発生
時に出力されることを特徴とするものである。

【００２７】請求項４に記載の発明においては、請求項
１ないし３のいずれか１項に記載のインクジェット記録
ヘッドにおいて、前記基板上に外部との間で電気的な接
続を行なうパッド部を有し、前記ブロック分割駆動回路
の少なくとも１部の回路素子が前記パッド部に配置され
ることを特徴とするものである。

【００２８】請求項５に記載の発明においては、請求項
１ないし４のいずれか１項に記載のインクジェット記録
ヘッドにおいて、前記基板上に外部との間で電気的な接
続を行なうパッド部を有し、前記データ保持回路の少な
くとも１部の回路素子が前記パッド部に配置されること
を特徴とするものである。

【００２９】請求項６に記載の発明においては、請求項
１ないし５のいずれか１項に記載のインクジェット記録
ヘッドにおいて、前記カウンタは、双方向性を有するバ
イナリカウンタを有し、該バイナリカウンタは、非同期
型であり、かつ、隣接する２段に対して共通のクロック
を供給することによりクロックディレイを短くしたもの
であることを特徴とする。

【００３０】請求項７に記載の発明においては、請求項
１ないし６のいずれか１項に記載のインクジェット記録
ヘッドにおいて、前記基板上の全発熱素子数を最大同時
可能印字数で割った値は、因数分解できる数であること
を特徴とするものである。

【００３１】請求項８に記載の発明においては、請求項
１ないし７に記載のインクジェット記録ヘッドにおい
て、前記データ保持回路は、シリアルに入力された印字
データを一時的に保持するラッチ部を有し、該ラッチ部
が一度に保持する最大データ量は前記基板上の発熱素子
の総数よりも少ないことを特徴とするものである。

【００３２】

【発明の実施の形態】図１は、本発明のインクジェット
記録装置の第１の実施の形態において発熱素子が搭載さ
れた基板に設けられた回路の一例を示す構成図である。
図中、図２７と同様な部分には同じ符号を付して説明を
省略する。図２７と基本的に異なる点は、ブロック駆動
回路である１６ｂｉｔカウンタ６の出力線が、どのプリ
ドライバ４のＮＡＮＤ回路５の入力線にも容易に入力可
能なように交差して構成されている点である。すなわ
ち、１６ｂｉｔカウンタ６の出力線が図中を横方向に延
び、いずれのプリドライバ４においても、ＮＡＮＤ回路
５の入力線の１本が出力線を縦断して縦方向に延び、そ
の途中において出力線の１本とコンタクトしている。具
体的なプリドライバ４の入力部のレイアウトは、図２
４，図２５を参照して後述するが、出力線と入力線のコ
ンタクト位置の変更だけで、プリドライバ４のＮＡＮＤ
入力部への接続が変更可能である。

【００３３】図２７を参照して説明した従来の構成で
は、ブロック内でもブロック間でも隣接印字を行なった
が、この第１の実施の形態においては、各ブロック内で
１個飛び離散印字を行ない、ブロック間においては、奇
数番目のブロック２ｎ−１（ｎ＝１〜８）と偶数番目の
ブロック２ｎ（ｎ＝１〜８）のブロック内の発熱素子が
相互に隣接する構成である。

【００３４】１６ｂｉｔカウンタ６は、ブロック数と同
数の段数を有するシフトレジスタをＥＮＡＢＬＥ信号と
同期したＢＣＬＫ信号により順次シフトして行く方式を
とっている。したがって、１６ｂｉｔカウンタ６は、ま
ず最初のＢＣＬＫ信号によりブロック１に対するブロッ
ク分割駆動信号を１，３，５，７番目のＮＡＮＤ回路５
に対して出力し、ＥＮＡＢＬＥ信号が入力されると、こ
れらのＮＡＮＤ回路５のうち６４ｂｉｔラッチ７から印
字データが出力されているもののみが駆動信号を出力
し、ドライバ３が駆動される。これにより１，３，５，
７番目の発熱素子２のうち印字データが存在するものに
電流が流れ、発熱素子２が発熱し、インク中に気泡が発
生し、インクが吐出されて印字が行なわれる。

【００３５】続いて１６ｂｉｔカウンタ６は、次のＢＣ
ＬＫ信号によりブロック２に対するブロック分割駆動信
号を２，４，６，８番目のＮＡＮＤ回路５に対して出力
し、２、４、６、８番目の発熱素子２のうち印字データ
の存在するものが発熱して印字が行なわれる。以下、順
にブロック１６まで駆動して印字を行なう。この間に、
次の６４個分の印字データをＤＣＬＫ信号に同期してシ
リアルに６４ｂｉｔシフトレジスタ８に入力する。

【００３６】プリドライバ４の入力部に上述したレイア
ウト構成をとると、図示を省略するが、コンタクト位置
の変更だけで１５個飛び印字や、離散ブロック印字な
ど、印字順序変更に関して幅広くフレキシブルに対応が
可能である。

【００３７】図２は、本発明のインクジェット記録装置
の第２の実施の形態において発熱素子が搭載された基板
に設けられた回路の一例を示す構成図である。図中、図
２７，図１と同様な部分には同じ符号を付して説明を省
略する。１１，１２は４ｂｉｔリングカウンタである。
この実施の形態は、図１に示した第１の実施の形態にお
ける回路と比較して、ブロック分割駆動回路の出力線の
本数を減らしたものである。また、図２７と同様にブロ
ック内でもブロック間でも隣接印字を行なうように、ブ
ロック分割駆動回路の出力線とＮＡＮＤ回路５の入力と
のコンタクト位置の変更をしている。

【００３８】第１の４ｂｉｔリングカウンタ１１は、基
本的にはＥＮＡＢＬＥ信号をクロックにしてシフトし、
この４ｂｉｔリングカウンタ１１のキャリーアウトをク
ロックとして４ｂｉｔリングカウンタ１２が動作する。
４ｂｉｔリングカウンタ１１の内部において、４ｂｉｔ
リングカウンタの各段の出力そのものとＥＮＡＢＬＥ信
号とのＡＮＤをとって、４ｂｉｔリングカウンタ１１の
出力としているので、プリドライバ４のＮＡＮＤ回路５
へのＥＮＡＢＬＥ信号入力線を１本不要としている。あ
るいは、４ｂｉｔリングカウンタ１２の方でＥＮＡＢＬ
Ｅ信号とのＡＮＤをとった構成にしても同等である。

【００３９】この実施の形態では、図１に示したブロッ
ク分割駆動用の１６ｂｉｔカウンタ６を、第１，第２の
４ｂｉｔカウンタ１１，１２に置き換えたため、ブロッ
ク分割駆動信号の本数が８本となり、回路規模が縮小さ
れている。なお、４ｂｉｔカウンタ１１，１２は方向選
択入力を有する。ブロック１６の駆動が終了すると、第
１，第２の１６ｂｉｔリングカウンタ１１，１２がリセ
ットされ、ＤＩＲ（方向選択入力）信号に応じて駆動方
向が設定される。逆方向の駆動が設定されると、ブロッ
ク分割駆動信号の発生順序が逆転し、ブロック１６から
順に駆動され、最後にブロック１が駆動される。

【００４０】この実施の形態の配線構造では、４ｂｉｔ
リングカウンタ１１および４ｂｉｔリングカウンタ１２
の出力線が、全発熱素子２の配列に沿って横方向に延び
ており、プリドライバ４の入力線の１本はリングカウン
タ１１の全出力線と交差し、他の１本はリングカウンタ
１２の全出力線と交差している。そして、ブロック内で
隣接印字を行なうことができるように、出力線と入力線
のコンタクト位置が決められている。したがって、コン
タクト位置を変更することにより、図１と同様な１個飛
び離散印字をすることもでき、コンタクト位置の変更に
より印字順序を幅広くフレキシブルに変更が可能であ
る。

【００４１】これら第１，第２の実施の形態において
は、最大同時印字数が４ｂｉｔであるから、必ずしも５
ｂｉｔ以上の印字データを保持する必要がなく、外部に
設けた駆動用ＩＣの負担が増えるものの、発熱素子搭載
基板上には、４ｂｉｔのシフトレジスタラッチで十分で
ある。

【００４２】図３は、本発明のインクジェット記録装置
の第３の実施の形態において発熱素子が搭載された基板
に設けられた回路の一例を示す構成図である。図中、図
２７，図２と同様な部分には同じ符号を付して説明を省
略する。２１は４ｂｉｔデータユニットである。この実
施の形態は、図２に示した第２の実施の形態における回
路中の６４ｂｉｔシフトレジスタ８に代えて、４ｂｉｔ
データユニット２１を用いたものである。

【００４３】印字データは最大同時印字数分しか保持さ
れないため、回路規模が大幅に削減されている。しか
し、印字する順序に合わせて印字データを外部から入力
する必要がある。４ｂｉｔデータユニット２１は、図１
４を参照して後述するように、４ｂｉｔシフトレジスタ
と、この各段の出力をパラレル入力とする４ｂｉｔラッ
チからなる。この実施の形態では、ＥＮＡＢＬＥ信号と
のＡＮＤをとる構成は、４ｂｉｔリングカウンタ１１内
で行なう代わりに、４ｂｉｔリングカウンタ１２や４ｂ
ｉｔデータユニット２１内で行なっても同等である。

【００４４】この実施の形態の配線構造では、４ｂｉｔ
データユニット２１，４ｂｉｔリングカウンタ１１，４
ｂｉｔリングカウンタ１２の出力線が、いずれも全発熱
素子２の配列に沿って図中を横方向に延びており、プリ
ドライバ４の第１番目の入力線は４ｂｉｔデータユニッ
ト２１の全出力線と交差し、プリドライバ４の第２番目
の入力線は４ｂｉｔリングカウンタ１１の全出力線と交
差し、第３番目の入力線は４ｂｉｔリングカウンタ１２
の全出力線と交差している。そして、ブロック内で１個
飛び離散印字を行なうことができるように、出力線と入
力線のコンタクト位置が決められている。したがって、
コンタクト位置を変更することにより、図２と同様な隣
接印字をすることもできる。

【００４５】図４は、本発明のインクジェット記録装置
の第３の実施の形態における動作の一例を示す信号シー
ケンス図である。図５は、各ユニットの出力のタイムチ
ャートである。ＤＩＲ信号で駆動方向を設定する。最初
のＥＮＡＢＬＥ信号の立ち上がり前に、４ｂｉｔデータ
ユニット２１は、１番目のブロックである１番目，３番
目，５番目，７番目の発熱素子２に対応する印字データ
をＤＣＬＫ信号の立ち下がりタイミングで順次取り込
み、最初のＥＮＡＢＬＥ信号と同期して立ち上がるＬＣ
ＬＫ信号によりラッチする。

【００４６】最初のＥＮＡＢＬＥ信号が‘Ｈ’の期間に
印字が行なわれるが、このとき、図５に示すように、４
ｂｉｔリングカウンタ１１では、Ａ１出力のみが’Ｈ’
であり、４ｂｉｔリングカウンタ１２では、Ｂ１出力の
みが’Ｈ’であるため、１番目のブロックに対応する１
番目，３番目，５番目，７番目の発熱素子２に対応する
プリドライバ４が動作可能となる。動作可能なプリドラ
イバ４中、４ｂｉｔデータユニット２１の出力Ｄ１〜Ｄ
４であって、’Ｈ’となるものに接続されたプリドライ
バ４が’Ｈ’となり、ドライバ２を駆動して発熱素子１
に電流を流して発熱させ、１番目のブロックの印字を行
なう。

【００４７】この印字動作中、４ｂｉｔデータユニット
２１は、２番目のブロックである２番目，４番目，６番
目，８番目の発熱素子２に対応する印字データを、ＤＣ
ＬＫ信号の立ち下がりタイミングで、順次取り込み、次
のＥＮＡＢＬＥ信号と同期して立ち上がるデータＬＣＬ
Ｋによりラッチし、次のブロックの印字データの読み込
みを行なう。２番目のブロックの印字駆動時には、図５
に示すように、４ｂｉｔリングカウンタ１１では、Ａ２
出力のみが’Ｈ’であり、４ｂｉｔリングカウンタ１２
では、Ｂ１出力のみが’Ｈ’であるため、２番目のブロ
ックに対応する２番目，４番目，６番目，８番目の発熱
素子２に対応するプリドライバ４が動作可能となる。

【００４８】４ｂｉｔリングカウンタ１１は、’Ｈ’と
なる出力が、Ａ１，Ａ２，Ａ３，Ａ４，Ａ１…と循環
し、４ｂｉｔリングカウンタ１２は、’Ｈ’となる出力
が、Ｂ１，Ｂ２，Ｂ３，Ｂ４…と循環し、両カウンタの
ＡＮＤ条件で、印字駆動すべきブロックが指定される。
以後、Ｎ番目のブロックの印字駆動時には、Ｎ＋１番目
のブロックに対応する印字データを読み込み、３２番目
のブロックの駆動時には、３１番目ブロックの印字駆動
時に読み込んだ印字データの印字駆動動作を行なって終
了する。この実施の形態において、プリドライバ４の入
力部とブロック駆動回路の出力線とのコンタクト位置を
変更した例を次に説明する。

【００４９】図６，図７は、６４個の発熱素子を１５個
飛びで駆動する印字例の説明図である。図６と図７を合
わせると全てのコンタクト位置が示される。図中、第１
行目の１〜６４の数字は、６４個の発熱素子２に対応す
るＮＡＮＤ回路５の順序番号を示し、第１列目のＤ１〜
Ｄ４は４ｂｉｔデータユニット２１の出力線であり、Ａ
１〜Ａ４は４ｂｉｔリングカウンタ１１の出力線であ
り、Ｂ１〜Ｂ４は４ｂｉｔリングカウンタ１２の出力線
である。

【００５０】丸印は、この丸印が付された位置の行の出
力線のそれぞれに、第１行目の各列の順序番号を有する
ＮＡＮＤ回路５の３本の入力線の一本が個別にコンタク
トすることを表わしている。例えば、第１列において
は、Ｄ１，Ａ１，Ｂ１の行に丸印が付されている。これ
は、４ｂｉｔデータユニットの出力線Ｄ１がＮｏ．１の
ＮＡＮＤ回路５の第１番目の入力線にコンタクトし、４
ｂｉｔリングカウンタ１１の出力線Ａ１がＮｏ．１のＮ
ＡＮＤ回路５の第２番目の入力線にコンタクトし、４ｂ
ｉｔリングカウンタ１２の出力線Ｂ１がＮｏ．１のＮＡ
ＮＤ回路５の第３番目の入力線にコンタクトすることを
示している。

【００５１】図６，図７のようにコンタクト位置を定め
て、ブロック駆動回路としての４ｂｉｔリングカウンタ
１１，１２の出力線をプリドライバ４入力部であるＮＡ
ＮＤ回路５に入力すると、１５個飛びの印字が可能とな
る。

【００５２】図８は、副走査方向の印字例の説明図であ
る。図８（Ａ）は最初に駆動される４個の印字、図８
（Ｂ）は次に駆動される４個の印字、図８（Ｃ）は６４
個の全ノズルの印字を行なった場合を示す。図中、黒丸
は、紙に印字されたドットを示している。上述した１５
個飛びの印字は、全発熱素子２を使用した印字を行なう
際、副走査方向に対して一本一本の直線を描かずに、最
大同時印字数４本分の直線を１６ドットずつ描いていく
印字方法と組み合せるとより効果的である。

【００５３】図８（Ａ）においては、最初に駆動される
発熱素子Ｎｏ．１，１７，３３，４９により４個のノズ
ルからインクが吐出し、４個のドットが印字される。図
８（Ｂ）においては、次に駆動される発熱素子Ｎｏ．
２，１８，３４，５０により４個のノズルからインクが
吐出し、４個のドットが印字される。図８（Ｃ）におい
ては、全ノズル６４個による印字を行なった結果を示
す。この走査を主走査作方向に移動しながら繰り返し印
字を行なう。

【００５４】図９，図１０は、６６個の発熱素子を４個
飛びに駆動する印字例の説明図である。図９と図１０を
合わせると全てのコンタクト位置が示される。図中、第
１行目の１〜６６の数字は、６６個の発熱素子２に対応
するＮＡＮＤ回路５の順序番号を示し、第１列目のＤ１
〜Ｄ４、Ａ１〜Ａ４、Ｂ１〜Ｂ４は、図６，図７と同様
に出力線を表わし、丸印はコンタクト位置を表わしてい
る。第１行目において、１，２２，２３，４４，４５，
６６の数字にはアンダーラインを付している。アンダー
ラインを付した順序番号に対応する、Ｎｏ．１，２２，
２３，４４，４５，６６の発熱素子２は、通常の印字に
は使用されないダミー素子としている。

【００５５】ダミー素子は、６個同時に選択されて駆動
され得るが、印字素子は、最大４個同時に駆動できる。
この例は、カラー３色を１チップの発熱素子基板１５４
で印字する場合を前提としており、例えば、Ｎｏ．２〜
２１の発熱素子２がシアン、Ｎｏ．２４〜４３の発熱素
子２がマゼンタ、Ｎｏ．４６〜６５の発熱素子がイエロ
ーである。ダミー素子は、インクの混色を防いだり、メ
ンテナンスの際に泡抜き用に使用したりする。ダミー素
子は、一つ一つ制御する必要がないので、ここでは６個
同時駆動としている。

【００５６】全ての発熱素子２を使用し、副走査方向に
対して一本の直線を描くような印字で、特に多ノズル化
した場合、離散印字する設計変更可能性は、隣接印字か
ら数十ノズル飛びの離散印字までしか設定する必要のな
い場合が多い。離散印字の間隔が大きくなれば、直線性
が悪くなるからである。この考えに基づいて構成した実
施の形態を次に説明する。

【００５７】図１１は、本発明のインクジェット記録装
置の第４の実施の形態において発熱素子が搭載された基
板に設けられた回路の一例を示す構成図である。図中、
図２７，図２，図３と同様な部分には同じ符号を付して
説明を省略する。３１は４ｂｉｔリングカウンタ、３２
は３ｂｉｔバイナリカウンタ、３３はバイナリデコード
部である。この実施の形態では、１５個飛びまで、簡単
に対応可能な１２８個の発熱素子２を搭載したものであ
る。バイナリデコード部３３は、８個の論理素子からな
り、その中の一つの論理素子は、１６個の発熱素子しか
担当していない。最大同時印字数が４であるため、コン
タクト位置の変更だけでは、規則的な設定として、隣
接，１個飛び，３個飛びの３通りしか設定できない。図
示の例では、ブロック内で３個飛びの離散印字をし、４
ブロック完了するごとに、１６個のノズル分だけ印字位
置がシフトする。

【００５８】図３に示したような、２個のリングカウン
タの組み合わせを用いてブロック分割駆動信号を発生さ
せる方法をとるとすると、この例では、１２８個の発熱
素子２を搭載したものであるから、４ｂｉｔリングカウ
ンタと８ｂｉｔリングカウンタが必要となり、長手方向
（図示通りでは上下方向）に延びる１２本の出力線の配
線を並べることになる。これに対し、８ｂｉｔリングカ
ウンタに代えて、３ｂｉｔバイナリカウンタ３２とバイ
ナリデコード部３３の組み合わせを用い、４ｂｉｔリン
グカウンタ３１と３ｂｉｔバイナリカウンタ３２の出力
線を計７本長手方向に並べ、デコード部３３の８個の論
理ゲートと各論理ゲートの１本の出力線Ｂ１〜Ｂ８を長
手方向に１列に揃えるようにした図示の構成の方が、レ
イアウト面積を少なくできる。

【００５９】もし、７個飛びの印字に設計変更する可能
性のある場合は、あらかじめ２個の論理ゲートの２本の
出力線Ｂ１とＢ２，Ｂ３とＢ４，Ｂ５とＢ６，Ｂ７とＢ
８を２本ずつ横方向に延ばし、各組を平行に並べて２列
に配線しておく。そして、３２個分のＮＡＮＤ回路５の
各１本の入力線が、各２本の水平方向の出力線と交差す
るようにして、一方の出力線とコンタクトするようにす
ればよい。

【００６０】図１２は、図１１に示した回路の周辺回路
を明示した回路の一例を示す構成図である。図中、図２
７，図２，図３と同様な部分には同じ符号を付して説明
を省略する。４１は８ｂｉｔリングカウンタ、４２はレ
ギュレータ、４３はヒステリシスを持つバッファ、４４
はラッチである。８ｂｉｔリングカウンタ４１は、図１
１に示した３ｂｉｔバイナリカウンタ３２とデコード部
３３を１個のユニットにまとめたものである。ただし、
７個飛びの印字に設計変更する可能性を考慮して、上述
したように、２本の出力線Ｂ１とＢ２，Ｂ３とＢ４，Ｂ
５とＢ６，Ｂ７とＢ８を２本ずつ長手方向に延ばし、各
組を平行に並べて２列に配線している。

【００６１】この他、周辺回路として、レギュレータ４
２、各入力端子に介在しヒステリシスを持たせたバッフ
ァ４３を示している。レギュレータ４２は、プリドライ
バ４にＨＶＤＤ（発熱素子共通電極）１から１２〜１４
Ｖ程度のプリドライバ電源電圧を供給するための回路で
ある。この実施の形態では、ドライバ３をＮチャネルＥ
−ＭＯＳで構成しているため、ドライバＯＮ時のゲート
電圧を低電圧ロジック系の５Ｖよりも高い電圧で駆動す
る必要がある。そのため、プリドライバ用電源電圧は、
レギュレータ４２より供給する構成として、プリドライ
バ４で低電圧ロジック部の出力を合成し高い電圧にして
ドライバ３を駆動している。

【００６２】主要な動作は、これまでに説明した各実施
の形態の動作から明らかであるが、以下、改めて印字動
作を詳細に説明する。そのため、個々の構成ユニット自
体の動作についても、個別に図１３ないし図２０の図面
を参照して説明する。

【００６３】図１２において、４ｂｉｔリングカウンタ
３１および８ｂｉｔリングカウンタ４１は、双方向リン
グカウンタである。これらが、４個の発熱素子２からな
るブロックを順次選択して発熱素子２を駆動する。１つ
の印字サイクルごとに、ブロックを３２回シフトし、１
２８個の発熱素子２の印字動作を完了する。長手方向の
左端を発熱素子Ｎｏ．１、右端を発熱素子Ｎｏ．１２８
とする。初めにＮＲＳＴ信号を’Ｌ’にして、４ｂｉｔ
リングカウンタ３１と８ｂｉｔリングカウンタ４１をク
リアする。

【００６４】図１３は、印字方向の選択動作の説明図で
ある。この実施の形態では、外部からの印字データを入
力する信号線と外部から印字方向を選択する信号線とを
兼用することによって、入力ラインを１本節約するとと
もに、回路基板上のパッドを１個節約している。そのた
め、ＮＲＳＴ信号が立ち上がるときに、外部からこのラ
インにデータ方向選択のためのＤＩＲ信号を出力するよ
うにしている。

【００６５】したがって、ＮＲＳＴ信号の立ち上がり時
に、ＤＴＤＩＲ端子の状態がラッチ４４によってラッチ
され、印字方向がセットされ、ラッチ４４の出力線が方
向選択の信号線となる。両リングカウンタは、ＤＩＲ
が’０’のときに、発熱素子Ｎｏ．１を含む１番目のブ
ロックを最初に選択し、方向選択信号が’１’のとき
に、発熱素子Ｎｏ．１２８を含む３２番目のブロックを
最初に選択する。

【００６６】一方、印字データの入力は、ＮＲＳＴ信号
が’Ｈ’の期間中に行なう。したがって、ＮＲＳＴ信号
を’Ｈ’とした後、ＤＣＬＫ信号のタイミングで印字デ
ータを４ｂｉｔデータユニット２１の内部のシフトレジ
スタにシリアルに読み込み、データ保持動作をする。

【００６７】図１４は、４ｂｉｔデータユニットの一例
を示す回路図である。図中、５１は４ｂｉｔシフトレジ
スタ、５２はラッチである。図１２に示した４ｂｉｔデ
ータユニット２１は、ＤＣＬＫ信号の立ち下がりでＤ入
力がＱ出力に伝達されるＤ−ＦＦが４個縦属接続された
４ｂｉｔシフトレジスタ５１と、この各段のＱ出力をＤ
入力としＬＣＬＫの’Ｌ’でＤ入力をＱ出力に伝達する
４ｂｉｔラッチ５２とからなる。印字データは、ＤＣＬ
Ｋ信号の立ち下がりで４ｂｉｔシフトレジスタ５１にシ
リアルに読み込まれる。読み込まれた印字データは、Ｌ
ＣＬＫが立ち上がると４ｂｉｔシフトレジスタ５１の印
字データが４ｂｉｔラッチ５２にラッチされる。

【００６８】図１２に戻って説明する。ＥＮＡＢＬＥ信
号が’Ｈ’になるごとに印字データをラッチするため
に、図１２においては、ＥＮＡＢＬＥ信号をＬＣＬＫと
して使用している。そして、ＥＮＡＢＬＥ信号の’Ｈ’
により印字が行なわれ、インクの噴射時間はＥＮＡＢＬ
Ｅ信号の’Ｈ’の期間で決まる。２個の双方向リングカ
ウンタである、４ｂｉｔリングカウンタ３１の出力ＲＥ
１〜ＲＥ４の中の１つと８ｂｉｔリングカウンタ４１の
出力Ｂ１〜Ｂ８の中の１つが’Ｈ’になって、駆動すべ
きブロックが選択される。

【００６９】４ｂｉｔデータユニット２１に記憶された
印字データにしたがって、最初に選択されたブロック内
の４つの発熱素子２の印字動作を行なう。選択されたブ
ロックのラッチされた印字データが’Ｈ’（アクティ
ブ）なら、ＥＮＡＢＬＥ信号が’Ｈ’の間、対応する発
熱素子２が通電して発熱する。発熱素子２上の絶縁膜が
加熱されて発生した気泡の膨張収縮作用によりインクを
噴射し、印字を行なう。印字動作中に次のブロックの４
個の発熱素子２の印字データを４ｂｉｔデータユニット
２１に読み込む。

【００７０】ブロック駆動回路としての４ｂｉｔリング
カウンタ３１および８ｂｉｔリングカウンタ４１の各出
力と、データ保持回路としての４ｂｉｔデータユニット
の出力の３入力をプリドライバ４でＡＮＤ合成してドラ
イバ３を駆動して発熱素子２を選択駆動する。プリドラ
イバ４は、論理が３入力ＡＮＤになるものであれば、図
示のようなＮＡＮＤ回路とインバータの縦属接続でなく
ても差し支えない。例えば、制御信号線論理を反転させ
て、ＮＯＲゲートを使用した構成にしても差し支えな
い。ブロック駆動回路が選択したブロック内で、４ｂｉ
ｔデータ保持回路２１でラッチされた印字データにした
がって印字を行なう。

【００７１】ＥＮＡＢＬＥ信号の立ち下がりで４ｂｉｔ
リングカウンタ３１および８ｂｉｔリングカウンタ４１
の各出力が’Ｌ’になって印字が終わり、４ｂｉｔリン
グカウンタ３１および８ｂｉｔリングカウンタ４１の’
Ｈ’出力がシフトして次のブロックの４個の発熱素子２
を選択する。この例では、４ｂｉｔリングカウンタ３１
の出力は、４ｂｉｔリングカウンタの機能そのものの出
力信号とＥＮＡＢＬＥ信号とのＡＮＤをとって出力ＲＥ
１〜ＲＥ４としたものである。したがって、プリドライ
バ４へは、改めてＥＮＡＢＬＥ信号を入力する必要がな
い。ＥＮＡＢＬＥ信号は、データ保持回路としての４ｂ
ｉｔデータユニット２１，ブロック駆動回路としての４
ｂｉｔリングカウンタ３１および８ｂｉｔリングカウン
タ４１のうち、出力ビット数が最も少ないものとＡＮＤ
を取るのがＡＮＤ回路を少なくできて効率がよい。

【００７２】既に説明したように、次のＥＮＡＢＬＥ信
号の立ち上がりまでに、次の印字データを４ｂｉｔデー
タユニット２１に読み込ませておく。これらの印字動作
サイクルを３２回繰り返し、１２８個の発熱素子２の印
字動作が終わる。４ｂｉｔデータユニット２１に読み込
まれるシリアルデータは、順方向印字の時は、読み込ま
れた順番に、発熱素子Ｎｏ．１，５，９，１３のように
若い方から４個飛びの各発熱素子２の印字データとな
る。

【００７３】逆方向印字の時は、ブロックの選択順序が
逆になるが、各ブロック内では発熱素子Ｎｏ．１１６，
１２０，１２４，１２８のように、若い方から４個飛び
の印字データとなり、４ｂｉｔデータユニット２１への
データ格納順序はかわらないが、データを格納する順序
にも双方向性を持たせてもよい。また、４ｂｉｔデータ
ユニット２１は、印字動作開始前に印字データを４ｂｉ
ｔ分必ず転送するようにしているため、クリア入力がな
い。

【００７４】図１５は、４ｂｉｔリングカウンタの動作
説明図である。４ｂｉｔリングカウンタ３１は、常に、
４ビットの出力ＲＥ１〜ＲＥ４のうち１ビットが’Ｈ’
で、残り３ビットが’Ｌ’である。順方向印字のとき
は、ＥＮＡＢＬＥ信号パルスにより、（Ａ）のようにＲ
Ｅ１→ＲＥ２→ＲＥ３→ＲＥ４→ＲＥ１→ＲＥ２→…の
順で’Ｈ’がシフトする。逆方向印字のときは、（Ｂ）
のようにＲＥ４→ＲＥ３→ＲＥ２→ＲＥ１→ＲＥ４→Ｒ
Ｅ３→…の順で’Ｈ’がシフトする。４ｂｉｔリングカ
ウンタ３１の内部でＥＮＡＢＬＥ信号とのＡＮＤをとる
構成となっている。

【００７５】図１６は、８ｂｉｔリングカウンタの動作
説明図である。８ｂｉｔリングカウンタ４１は、８ビッ
トの出力Ｂ１〜Ｂ８のうち、常に、１ビットが’Ｈ’
で、残り７ビットが’Ｌ’である。順方向印字のとき
は、（Ａ）のようにＥＮＡＢＬＥ信号パルスの４回ごと
に、Ｂ１→Ｂ２→…→Ｂ８の順で’Ｈ’がシフトする。
逆方向印字のときは、（Ｂ）のようにＥＮＡＢＬＥ信号
パルスの４回ごとに、Ｂ８→Ｂ７→…→Ｂ１の順で’
Ｈ’がシフトする。

【００７６】図１７は、ＥＮＡＢＬＥ信号パルスごとに
選択される発熱素子の番号を示す説明図である。図１
２，図１５に示した４ｂｉｔリングカウンタ３１の出力
と図１２，図１６に示した８ｂｉｔリングカウンタ４１
の出力のＡＮＤ条件によりブロック分割駆動が行なわ
れ、図１７に示したような番号の発熱素子２が選択さ
れ、４ｂｉｔデータユニット２１の出力Ｄ１〜Ｄ４の値
に応じて駆動される。

【００７７】ブロック分割駆動手段である、４ｂｉｔリ
ングカウンタ３１および８ｂｉｔリングカウンタ４１に
双方向性を持たせるのは、図２６に示した主走査方向に
ヘッドを移動させて右端に到達したとき、副走査方向に
紙１５１を移動させながら逆主走査方向に印字できるよ
うにするためである。逆主走査方向に印字をすることに
より高速印字が可能である。また、図２６（Ｃ）を参照
して説明したように、ヘッドを主走査方向に対し斜めに
し、主走査移動方向に一番進んだブロックから順次駆動
した方が副走査方向の直線印字性がよい。したがって、
逆主走査方向にヘッドを動かす場合、主走査方向に動作
させるときとは、ブロック分割駆動順序を逆にする必要
が生じる。次にブロック分割駆動回路の具体例について
説明する。

【００７８】図１８は、非同期型のバイナリカウンタの
一例を示す回路図である。図中、６１〜６５はＤフリッ
プフロップ、６６〜６９はＡＮＤ回路である。代表的な
カウンタ構成方法として、ジョンソンカウンタ、リニア
フィードバックシフトレジスタ、バイナリカウンタ、グ
レイコードカウンタがある。ブロック数が２⁵＝３２個
であり、双方向性を有し、タイミング速度をそれ程要求
しない、という３つの理由を考えた場合、バイナリカウ
ンタが有利である。よく知られているバイナリカウンタ
として同期型と非同期型のバイナリカウンタを考える
と、非同期型の方が回路構成が簡単で配線引き回しが小
さい。しかし、前段のフリップフロップの出力を次のフ
リップフロップのクロックとして使用すると、次のフリ
ップフロップの出力は、フリップフロップ一つ分遅延す
る。これを５段構成にしたのではタイミング的に間に合
わない。しかし、同期型を使用すれば、ゲート数、配線
数が増大する。

【００７９】また、Ｄフリップフロップの構成には、一
相クロックを使用したスタティック・マスタースレーブ
型の他に、伝送ゲートを有した二相クロックを使用する
シフトレジスタがよく知られている。一つのシフトレジ
スタを構成する為のトランジスタ数は、一相クロック・
スタティック・マスタースレーブ型より、二相クロック
を使用するシフトレジスタの方が少ない。しかし、二相
クロックを使用するシフトレジスタでは、図１８に示す
ようなフリップフロップによりクロックが同期していな
い場合には大いに不利である。

【００８０】図１８に示す構成では、非同期型のバイナ
リカウンタでありながら、ディレイを極力抑えた構成と
している。各Ｄフリップフロップ６１〜６５では、クロ
ック入力の立ち下がりによって出力を反転し、Ｄフリッ
プフロップ６１〜６４はそれぞれＡＮＤ回路６６〜６９
へ出力する。外部から入力されるクロックは、Ｄフリッ
プフロップ６１、ＡＮＤ回路６６，６７に入力される。
ＡＮＤ回路６６はＤフリップフロップ６１の出力とクロ
ックの論理積をＤフリップフロップ６２およびＡＮＤ回
路６７へ出力する。ＡＮＤ回路６７は、Ｄフリップフロ
ップ６２の出力、ＡＮＤ回路６６の出力、およびクロッ
クの論理積をＤフリップフロップ６３、ＡＮＤ回路６
８，６９へ出力する。ＡＮＤ回路６８はＤフリップフロ
ップ６３の出力とＡＮＤ回路６７の論理積をＤフリップ
フロップ６４およびＡＮＤ回路６９へ出力する。ＡＮＤ
回路６９は、Ｄフリップフロップ６４の出力、ＡＮＤ回
路６７，６８の出力の論理積をＤフリップフロップ６５
へ出力する。

【００８１】図１９は、図１８に示した非同期型のバイ
ナリカウンタの動作例を示すタイミングチャートであ
る。初期状態として、Ｄフリップフロップ６１〜６５の
Ｑ出力は‘Ｌ’となっており、Ｑ出力の反転出力である
＊Ｑ出力は‘Ｈ’でＤ入力に接続されている。最初のク
ロックの立ち下がりでＤフリップフロップ６１はＤ入力
をラッチして出力し、Ｕ信号は‘Ｈ’となる。これによ
りＡＮＤ回路６６の１つの入力は‘Ｈ’となる。次のク
ロックの立ち下がりでＤフリップフロップ６１の出力は
反転して‘Ｌ’となる。このようにしてＤフリップフロ
ップ６１の出力はクロックの立ち下がりが入力されるご
とに出力を反転し、図１９のＵ信号のような波形とな
る。

【００８２】２つ目のクロックの時にはＵ信号が‘Ｈ’
であるから、Ｄフリップフロップ６２には２つ目のクロ
ックパルスがそのまま入力され、その立ち下がり時に出
力を反転する。そのため、Ｗ信号は‘Ｈ’となる。次の
３つ目のクロックではＤフリップフロップ６１の出力が
‘Ｌ’であるからＡＮＤ回路６６からクロックパルスが
入力されない。この３つ目のクロックでＤフリップフロ
ップ６１の出力は‘Ｈ’になっているので、４つ目のク
ロックパルスがＤフリップフロップ６２に入力され、そ
の立ち下がりで出力が反転して‘Ｌ’となる。

【００８３】Ｄフリップフロップ６２の出力が‘Ｈ’と
なり、ＡＮＤ回路６６から４つ目のクロックパルスが出
力されると、ＡＮＤ回路６７は直接入力される４つ目の
クロックパルスを出力する。このとき、ＡＮＤ回路６６
からのクロックパルスはＡＮＤ回路６６によって遅延し
ているので、ＡＮＤ回路６７から出力されるクロックパ
ルスの立ち上がりは遅延する。しかし、立ち下がりは直
接入力されるクロックパルスの立ち下がりに従うので、
ＡＮＤ回路６７から出力されるクロックパルスの立ち下
がりの遅延はＡＮＤ回路６７のみによる遅延量だけであ
る。

【００８４】ＡＮＤ回路６７から出力されるクロックパ
ルスはＤフリップフロップ６３に入力され、出力を反転
する。Ｄフリップフロップ６３，６４は、ＡＮＤ回路６
７から出力されるクロックパルスをクロックとして、そ
れぞれＤフリップフロップ６１，６２と同様に動作す
る。このようにして図１９に示すＸ，Ｙ信号が得られ
る。

【００８５】さらにＤフリップフロップ６５は、ＡＮＤ
回路６９の出力をクロックとしてＤフリップフロップ６
１，６３と同様に動作し、図１９に示すようにＹ信号の
立ち下がりで反転するＺ信号が得られる。この場合も、
ＡＮＤ回路６７から出力されるクロックパルスの立ち下
がりで動作させることができるので、遅延量はＡＮＤ回
路６７，６９の２つ分となる。このように、図１８に示
す回路では、非同期型のバイナリカウンタでありなが
ら、１つあたりのクロックディレイがフリップフロップ
一つ分の遅れ時間より遥かに短く、最も遅延するＺ信号
の出力はわずかに２ゲート分遅延するのみである。

【００８６】このようにして得られたＵ，Ｗ，Ｘ，Ｙ，
Ｚ信号は、クロックをカウントした信号となっている。
これをデコードすることによって、対応するブロックの
選択信号を得ることができる。

【００８７】図１８に示した非同期型のバイナリカウン
タを用いて４ｂｉｔリングカウンタ３１、８ｂｉｔリン
グカウンタ４１を構成する場合、Ｄフリップフロップ６
１，６２、ＡＮＤ回路６６，６７を４ｂｉｔリングカウ
ンタ３１に、Ｄフリップフロップ６３，６４，６５、Ａ
ＮＤ回路６８，６９を８ｂｉｔリングカウンタ４１にそ
れぞれ設け、ＡＮＤ回路６７の出力をキャリー信号とし
て４ｂｉｔリングカウンタ３１から８ｂｉｔリングカウ
ンタ４１に渡せばよい。

【００８８】図２０は、図１８に示した非同期型のバイ
ナリカウンタを用いた４ｂｉｔリングカウンタおよび８
ｂｉｔリングカウンタの一例を示す構成図である。図
中、図１２，図１８と同様の部分には同じ符号を付して
説明を省略する。７１〜７５はセレクタ、７６はデコー
ド部、７７はＡＮＤ回路部である。破線より上が４ｂｉ
ｔリングカウンタ３１、下が８ｂｉｔリングカウンタ４
１の構成を示している。このように、双方向の４ｂｉｔ
リングカウンタ３１と双方向の８ｂｉｔリングカウンタ
４１の出力を別々にレイアウトしプリドライバ４へ入力
することとする。

【００８９】この方がデコードの手間を省くことができ
る。４ｂｉｔリングカウンタ３１が１サイクル終了する
ごとに８ｂｉｔリングカウンタ４１が一つシフトする。
しかし、基本的には図１８に示す非同期バイナリカウン
タと同様の構成である。各Ｄフリップフロップ６１〜６
５の出力に、それぞれセレクタ７１〜７５が接続され、
さらにデコード部３３，７６が接続されている。さらに
４ｂｉｔリングカウンタ側ではＡＮＤ回路部７７が接続
されている。

【００９０】図１８に示した回路では、カウントアップ
の動作しか行なえないが、容易にカウントダウンの動作
が行なえるように構成することができる。すなわち、順
方向／逆方向でＤフリップフロップ６１〜６５の出力を
反転させればよい。そのため、図２０に示した回路で
は、セレクタ７１〜７５を設け、ブロックの駆動順序を
示すＤＩＲ信号によって正出力と反転出力を切り換える
ように構成している。

【００９１】上述のようにＤＩＲ信号は順方向を示すと
きに‘Ｌ’、逆方向を示すときに‘Ｈ’であるから、そ
れぞれのセレクタ７１〜７５ではＤＩＲ信号が‘Ｌ’の
ときＤフリップフロップ６１〜６５のＱ出力を選択し、
‘Ｈ’のとき反転信号である＊Ｑ出力を選択する。この
ようにして、駆動するブロックの番号が決まる。これを
バイナリデコード部３３，７６でデコードして対応する
信号線に駆動信号を出力する。

【００９２】また、４ｂｉｔリングカウンタ側では、Ａ
ＮＤ回路部７７において、デコード部３３の出力とＥＮ
ＡＢＬＥ信号との論理積をとる。これにより、ＥＮＡＢ
ＬＥ信号をプリドライバ４へ入力することを不要にし、
配線を簡素化している。なお、バイナリデコード部３３
とＡＮＤ回路部７７とを合わせて３入力ＡＮＤ回路とす
ることもできる。

【００９３】上述した説明では、主に、発熱素子搭載基
板上の各回路要素の動作について説明した。次に、発熱
素子搭載基板上の各回路要素のレイアウトについて説明
する。

【００９４】図２１は、本発明のインクジェット記録ヘ
ッドの実施の一形態における全体構成の概略のレイアウ
トを示す平面図である。図２６に示した発熱素子搭載基
板を示し、図中、８１は発熱素子部、８２はドライバ
部、８３はレギュレータ部、８４はプリドライバ部、８
５はロジック出力部、８６はパッド部、８７はＨＶＤＤ
のパッド、８８はＨＶＳＳのパッド、８９はＶＤＤのパ
ッド、９０はＶＳＳのパッド、９１はリセット端子のパ
ッド、９２はＥＮＡＢＬＥ端子のパッド、９３はデータ
方向選択端子のパッド、９４はデータ用クロック端子の
パッド、９５は８ｂｉｔリングカウンタ部、９６は４ｂ
ｉｔリングカウンタ部、９７は４ｂｉｔデータユニット
部である。

【００９５】このレイアウトは、図１２に示した本発明
のインクジェット記録装置の第４の実施の形態において
発熱素子搭載基板に設けられた回路の一例のレイアウト
であって、周辺回路を含んだものである。この発熱素子
搭載基板は、Ｓｉ基板上に、１２８個のサーマルインク
ジェット印字用の発熱素子２、各発熱素子２に電流を流
し発熱させるドライバ３、ドライバ３を制御する駆動回
路およびパッドを集積化したものであり、４μｍプロセ
スで構成され一層Ａｌ配線であり、一例として、全ての
トランジスタがＮ型ＭＯＳで構成される。

【００９６】図示の状態で左方向を上方向と呼び、図示
の状態で上下方向を長手方向と呼ぶことにすると、発熱
素子搭載基板は、長手方向に長い矩形面を有し、上方向
端部に沿って発熱素子部８１が配列され、その下に隣接
してドライバ部８２が配列される。また、発熱素子搭載
基板の長手方向両端部に沿って、上下方向に長いレギュ
レータ部８３が各１個配置される。ドライバ部８２の下
には、プリドライバ部８４とロジック出力部８５が横方
向に２列になって配置され、発熱素子搭載基板の下方向
端部に沿ってパッド部８６が設けられている。

【００９７】具体的に大きさを例示すると、発熱素子搭
載基板は、横方向１１．６ｍｍ、上下方向２．３４ｍｍ
である。

【００９８】発熱素子部８１は、解像度３００ｄｏｔｓ
／２５．４ｍｍの１２８個の発熱素子２を持ち、各発熱
素子２は、シート抵抗４０〜６０ｏｈｍ程度のポリシリ
コン層からなる。ドライバ部８２に配列されたドライバ
２は、ＮチャネルＥ−ＭＯＳ高耐圧トランジスタで、Ｗ
／Ｌ＝３２００μｍ／４μｍ程度である。Ｗはゲート幅
（チャネル幅）、Ｌはゲート長（チャネル長）の寸法で
ある。

【００９９】ドライバ３を制御する駆動回路は、プリド
ライバ４、レギュレータ４２、交差配線部、低電圧ロジ
ック部を有する。プリドライバ４は、プリドライバ部８
３に配列されドライバ３ヘのインターフェイスである。
２個のレギュレータ４２は、レギュレータ部８３に配置
され、プリドライバ４に対し両脇から電圧を供給する。
交差配線部は、ロジック出力部８５に配置され、プリド
ライバ４の入力線と低電圧ロジック部の出力線とのコン
タクト位置を定める。８ｂｉｔリングカウンタ４１，４
ｂｉｔリングカウンタ３１，４ｂｉｔデータユニット２
１などの低電圧ロジック部は、主としてパッド部８６に
配置され、印字データのラッチおよびブロック分割駆動
を行なう。

【０１００】パッド部８６には、さらに、複数のパッド
を有し、ＨＶＤＤのパッド８７およびＨＶＳＳのパッド
８８は、発熱素子２とドライバ３との直列接続されたも
のとレギュレータ４２のための高電圧の供給を受ける端
子であり、左右に一対設けてある。ＶＤＤのパッド８９
およびＶＳＳのパッド９０は、低電圧ロジック部のため
の低電圧の供給を受ける端子である。ＶＳＳのパッド９
０も左右に設けてある。ＮＲＳＴ端子のパッド９１、Ｅ
ＮＡＢＬＥ端子のパッド９２、ＤＴＤＩＲ端子のパッド
９３は、それぞれ、リセット用のＲＳＴ信号、ＥＮＡＢ
ＬＥ信号、データ方向選択用のＤＴＤＩＲ信号を入力す
る端子である。

【０１０１】４ｂｉｔリングカウンタ３１、８ｂｉｔリ
ングカウンタ４１、データユニット２１は、可能な限り
パッド部８６に組み込み込むと効率がよい。４ｂｉｔリ
ングカウンタ３１は、双方向バイナリーカウンタ部とバ
イナリデコーダ部からなるが、両者ともできるだけパッ
ド部８６内の４ｂｉｔリングカウンタ部９６にレイアウ
トする。ここで、双方向バイナリーカウンタ部とは、図
２０に示したＤフリップフロップ６１，６２、ＡＮＤ回
路６６，６７、セレクタ７１，７２であり、バイナリデ
コーダ部とは、バイナリデコード部７６およびＡＮＤ回
路部７７である。

【０１０２】８ｂｉｔリングカウンタ４１では、図１１
に示した配置からもわかるように、その双方向バイナリ
ーカウンタ部をできるだけパッド部８６内の８ｂｉｔリ
ングカウンタ部９５にレイアウトし、そのバイナリデコ
ード部を、ロジック出力部８５内に、駆動する８つのブ
ロックに隣接させて配置する。ここで、双方向バイナリ
ーカウンタ部とは、図２０に示したＤフリップフロップ
６３〜６５、ＡＮＤ回路６８，６９、セレクタ７３〜７
５であり、バイナリデコード部とは、図１１，図２０に
示したバイナリデコード部３３である。

【０１０３】データユニット２１は、シフトレジスタ部
およびラッチ部からなるが、いずれもパッド部８６の４
ｂｉｔデータユニット部９７に組み込む。ここで、シフ
トレジスタ部とは、図１４に示した４ｂｉｔシフトレジ
スタ５１であり、ラッチ部とはラッチ５２である。シフ
トレジスタ５１の大きさは、ブロック駆動用のＤフリッ
プフロップよりも小さく、８段までは余裕をもってレイ
アウトが可能である。

【０１０４】図２１に示した全体概略レイアウトは、第
４の実施の形態以外の実施の形態の回路を有する発熱素
子搭載基板についても適用することができる。ノズル
数、各部の設計寸法は異なるものの全体のレイアウトと
しては、ほぼ同様である。上述したように、発熱素子搭
載基板は、多数の発熱素子２の配設があるため、長手方
向を発熱素子２の配設分より短くできない。したがっ
て、通常、極めて横長のレイアウトになる。

【０１０５】図１を参照して説明した第１の実施の形態
においては、ブロック分割駆動回路の一例として、シフ
トレジスタ方式であってブロック数と同じ段数の１６ｂ
ｉｔカウンタ６を用いており、プリドライバ部８４の下
に横長のレイアウトにしている。しかし、１６ｂｉｔカ
ウンタ６を、一か所にまとめてレイアウトしようとする
と、その分、上下方向に長くなり、無駄な空き領域が生
じる。また、図１に示したように、ブロック分割駆動の
ための出力信号線を横方向に１６本も敷くと、上下方向
のレイアウト面積が増大してしまう。

【０１０６】これに対して、図２を参照して説明した第
２の実施の形態においては、ブロック分割駆動回路とし
て、４ｂｉｔリングカウンタ１１，１２の組合せを用い
ることによって、ブロック分割駆動のための出力線の本
数を少なくしてレイアウト面積を小さくしている。

【０１０７】全てのトランジスタをＮチャネルＭＯＳ構
成として４μｍプロセスで構成した場合、セレクタは、
縦１６０μｍ、横１３０μｍで、Ｄフリップフロップ
は、縦１６０μｍ、横２９０μｍで作成することができ
る。これらの寸法から理解できるように、図２１に示し
たレイアウトが可能である。ＮチャネルＭＯＳに代えて
ＣＭＯＳトランジスタを使用することもできる。なお、
図１２に示したドライバ３には、バイポーラトランジス
タを使用することができ、この場合には、高い電圧で駆
動する必要がないので、プリドライバ４およびレギュレ
ータ４２を設けずに構成することもできる。

【０１０８】図２２は、ＮチャネルのＥＤ−ＭＯＳ構成
を用いたプリドライバの入力部の内部回路の説明図であ
る。図中、１０１はエンハンスメント型のＮチャネル駆
動Ｅ−ＭＯＳ、１０２はデプレッション型のＮチャネル
負荷Ｄ−ＭＯＳである。プリドライバ４の入力部は３入
力のＮＡＮＤ回路５であり、このＮＡＮＤ回路５の内部
回路を示している。プリドライバ電源に対して１個の負
荷Ｄ−ＭＯＳ１０２および３個の駆動Ｅ−ＭＯＳ１０１
が直列に接続されている。Ｅ−ＭＯＳ１０１のゲートが
入力端となり、負荷Ｄ−ＭＯＳ１０２とＥ−ＭＯＳ１０
１の接続点が出力端となり、３個のＥ−ＭＯＳ１０１の
ゲートの全てが’Ｈ’のときにのみ出力端が’Ｌ’とな
り、ＮＡＮＤ回路となる。

【０１０９】図２３は、ＣＭＯＳを用いたプリドライバ
の入力部の内部回路の説明図である。３入力のＮＡＮＤ
回路５の内部回路の第２の例を示す。図中、１１１はＮ
チャネルＭＯＳ、１１２はＰチャネルＭＯＳである。電
源に対して３個のＰチャネルＭＯＳ１１２の並列接続と
３個のＮチャネルＭＯＳ１１１とが直列に接続されてい
る。各ＮチャネルＭＯＳ１１１のゲート電極は入力端で
あるとともに１個のＰチャネルＭＯＳ１１２のゲートに
接続され、１対のＮチャネルＭＯＳ１１１と１個のＰチ
ャネルＭＯＳ１１２とでＣＭＯＳを構成している。３個
のＰチャネルＭＯＳ１１２の並列接続とＮチャネルＭＯ
Ｓ１１１の接続点が出力端となる。３個のＮチャネルＭ
ＯＳ１１１のゲートの全てが’Ｈ’のときにのみ出力端
が’Ｌ’となり、ＮＡＮＤ回路となる。

【０１１０】図２４は、プリドライバ入力部の配線レイ
アウトの第１の例を示す説明図である。１２１は駆動回
路出力線、１２２はＥＮＡＢＬＥ信号の出力線、１２３
はグランド線、１２４，１２５は拡散層、１２６〜１３
１はポリシリコン層である。図１に示した本発明の第１
の実施の形態における発熱素子搭載基板に設けた回路に
ついて説明する。発熱素子Ｎｏ．５，６に対応したプリ
ドライバ入力部のレイアウトを部分的に拡大して示す。
図中、アルミニウムパターン部分（ＡＬ）、ポリシリコ
ン部分（Ｐｏｌｙ）、拡散層（ＳＤＧ）部分、コンタク
ト（Ｃｏｎｔａｃｔ）部分を異なるハッチングパターン
で表わしている。このレイアウトは、図２２に示したプ
リドライバの入力部では、ＮチャネルＥ−ＭＯＳ１０１
が３個直列に接続された部分に対応する。

【０１１１】１６ｂｉｔリングカウンタ６の１６本の駆
動回路出力線１２１、ＥＮＡＢＬＥ信号の出力線１２
２、グランド線１２３がアルミニウムパターンとして図
示横方向に走り、その下層に、プリドライバ入力部のＮ
ｏ．５，６のＮＡＮＤ回路５の拡散層１２４，１２５が
縦断している。拡散層１２４，１２５の間の縦の領域に
は、ブロック１の駆動回路出力線１２１からブロック１
６の駆動回路出力線１２１まで２列のポリシリコン層１
２６，１２７が線状に形成され、それぞれ、ブロック１
とブロック２の駆動回路出力線１２１の間の領域におい
て、左または右にＴ字状に分岐して拡散層１２４，１２
５を覆い、１個目のＮチャネルＭＯＳトランジスタを形
成する。ポリシリコン層１２６，１２７は、ＮＡＮＤ回
路５の第１番目のゲートとなる。

【０１１２】ブロック１の駆動回路出力線１２１は、ポ
リシリコン層１２６とコンタクトして接続され、ブロッ
ク２の駆動回路出力線１２１は、ポリシリコン層１２７
とコンタクトして接続される。その結果、図１に示した
回路図通り、ブロック１の駆動信号がＮｏ．５のＮＡＮ
Ｄ回路５の第１の入力となり、ブロック２の駆動信号が
Ｎｏ．６のＮＡＮＤ回路５の第１の入力となる。

【０１１３】線状の２列のポリシリコン層１２６，１２
７の図示下方向には、２本のポリシリコン層１２８，１
２９が形成され、それぞれ、ブロック１６の駆動回路出
力線１２１とＥＮＡＢＬＥ信号の出力線１２２の間の領
域において、Ｌ字状に分岐して拡散層１２４，１２５を
覆い、２個目のＮチャネルＭＯＳトランジスタを形成
し、ポリシリコン層１２６，１２７は、ＮＡＮＤ回路５
の第２番目のゲートとなる。ＥＮＡＢＬＥ信号出力線１
２１は、ポリシリコン層１２８，１２９とコンタクトし
て接続される。

【０１１４】さらに、ポリシリコン層１２８，１２９の
図示下方向には、２本のポリシリコン層１３０，１３１
が形成され、それぞれ、ＥＮＡＢＬＥ信号の出力線１２
２とグランド線１２３の間の領域において、Ｌ字状に分
岐して拡散層１２４，１２５を覆い、３個目のＮチャネ
ルＭＯＳトランジスタを形成し、ポリシリコン層１３
０，１３１は、ＮＡＮＤ回路５の第３番目のゲートとな
る。

【０１１５】ポリシリコン層１３０，１３１は、図示を
省略した下方において図１に示した６４ｂｉｔシフトレ
ジスタ８からのラッチデータが入力される。グランド線
１２３は、拡散層１２４，１２５とコンタクトする。図
示を省略した上方において、拡散層１２４，１２５の上
層に図２２に示した３個直列に接続されたＮチャネルＥ
−ＭＯＳ１０１の一番上のドレイン電極が位置する。ま
た、グランド線１２３が拡散層１２４，１２５とコンタ
クトすることによって、３個直列に接続されたＮチャネ
ルＥ−ＭＯＳ１０１の一番下のソース電極となる。

【０１１６】その結果、図１に示した回路図通り、ブロ
ック１の駆動信号がＮｏ．５のＮＡＮＤ回路５の第１の
入力となり、ブロック２の駆動信号がＮｏ．６のＮＡＮ
Ｄ回路５の第１の入力となる。

【０１１７】ＮチャネルＭＯＳトランジスタを、ブロッ
ク１とブロック２の駆動回路出力線１２１の間の領域、
ブロック１６の駆動回路出力線１２１とＥＮＡＢＬＥ信
号の出力線１２２の間の領域、ＥＮＡＢＬＥ信号の出力
線１２２とグランド線１２３の間の領域に作っているた
め、トランジスタのレイアウト面積を削減することがで
きる。

【０１１８】図２５は、プリドライバ入力部の配線レイ
アウトの第２の例の説明図である。図中、図２４と同様
な部分には同じ符号を用いて説明を省略する。１４１〜
１４３はポリシリコン層である。図２４と同様に、図１
を参照して説明した第１の実施の形態の回路構成につい
て説明する。このレイアウトは、図２２に示したプリド
ライバの入力部では、３個直列に接続されたＥ−ＭＯＳ
１０１の入力線に対応し、図２３に示したプリドライバ
の入力部では、３個直列に接続されたＮチャネルＭＯＳ
１１１の入力線に対応する。

【０１１９】ＥＮＡＢＬＥ信号の出力線１２２、１６ｂ
ｉｔリングカウンタ６の１６本の駆動回路出力線１２１
がアルミニウムパターンとして図示横方向に走り、その
下層に、絶縁層を介してＮｏ．５のＮＡＮＤ回路５の第
１番目〜第３番目の線状のポリシリコン層１４１〜１４
３が第１〜第３番目の入力線として縦断する。ただし、
第１番目のポリシリコン層１４１はＥＮＡＢＬＥ信号の
出力線１２２の位置までしか延びないが、第２番目，第
３番目のポリシリコン層１４２，１４３はブロック１６
の出力線１２１の位置まで延びている。他の順序番号の
ＮＡＮＤ回路５の３本のポリシリコン層についても同様
に縦断している。

【０１２０】ＥＮＡＢＬＥ信号の出力線１２２は、第１
番目のポリシリコン層１４１にコンタクトされて接続さ
れ、図示を省略した下方において図１に示した６４ｂｉ
ｔシフトレジスタ８からのラッチデータは、第３番目の
ポリシリコン層１４３に入力される。

【０１２１】ブロック１の駆動回路出力線１２１は、第
２番目のポリシリコン層１４２とコンタクトして接続さ
れる。また、ブロック２の駆動回路出力線１２１は、Ｎ
ｏ．６のＮＡＮＤ回路の第２番目のポリシリコン層とコ
ンタクトして接続される。その結果、図１に示した回路
図通り、ブロック１の駆動信号がＮｏ．５のＮＡＮＤ回
路５の第２の入力となり、ブロック２の駆動信号がＮ
ｏ．６のＮＡＮＤ回路５の第２の入力となる。

【０１２２】図示を省略した上方において、図２２に示
したＮチャネルＥＤ−ＭＯＳ構成を用いたプリドライバ
の入力部、あるいは、図２３に示したＣＭＯＳを用いた
プリドライバの入力部が形成され、３本のポリシリコン
層１４１〜１４３は、それらの３入力ゲートとなる。

【０１２３】プリドライバ入力部が、図２２のようなＮ
チャネルＥＤ−ＭＯＳ構成になっている場合、図２４，
図２５に示したどちらのレイアウトでも使用可能であ
る。プリドライバ入力部が、図２３のようなＣＭＯＳ構
成である場合、図２５に示したレイアウトを使用可能で
ある。図２４，図２５に示したいずれの例においても、
ＮＡＮＤ回路５の１つの入力ゲートが全てのブロック駆
動信号線と交差してレイアウトされているため、線状の
アルミニウム層と線状のポリシリコン層のコンタクト位
置の変更だけで、プリドライバ入力部への信号線を変更
することができる。したがって、コンタクト位置を変更
するだけで、１５個飛び印字や離散ブロック印字など、
印字順序変更に関して幅広くフレキシブルに対応するこ
とが可能である。

【０１２４】同様に、図２を参照して説明した第２の実
施の形態では、ＮＡＮＤ回路５の第１の入力ゲートが４
ｂｉｔリングカウンタ１１の全ての出力線と交差し、Ｎ
ＡＮＤ回路５の第２の入力ゲートが４ｂｉｔリングカウ
ンタ１２の全ての出力線と交差してレイアウトされてい
る。さらに、図３を参照して説明した第３の実施の形態
では、ＮＡＮＤ回路５の第３の入力ゲートが４ｂｉｔデ
ータユニット２１の全ての出力線と交差してレイアウト
されている。

【０１２５】また、図１１を参照して説明した第４の実
施の形態では、ＮＡＮＤ回路５の第１の入力ゲートが４
ｂｉｔデータユニット２１の全ての出力線と交差し、第
２の入力ゲートが４ｂｉｔリングカウンタ３１の全ての
出力線と交差してレイアウトされている。

【０１２６】したがって、コンタクト位置を変更するだ
けで、１５個飛び印字や離散ブロック印字など、印字順
序変更に関して幅広くフレキシブルに対応することが可
能である。

【０１２７】上述した説明では、比較的規則的な離散印
字の例で説明したが、もちろん、ブロック分割構成およ
び発熱素子要素をもっとランダムにも構成できるし、ブ
ロック印字順序も変更できる。また、最大印字数が６、
２個飛び離散印字、ブロック数７、合計発熱素子数１４
６などという構成も容易に可能であるし、ブロックごと
に発熱素子数が違っていても構わないし、発熱素子が半
端な数でも勿論構わない。しかし、この場合、外部駆動
ＩＣの負担などの外的要因を考える必要がある。基板上
の全発熱素子数を最大同時可能印字数で割った値が因数
分解できる数であると、印字するブロックの時分割制御
が容易になる。最大同時可能印字数は、１ブロック構成
する発熱素子数に対応し、全発熱素子数を最大同時可能
印字数で割った値はブロック数に対応する。したがっ
て、ブロック数が因数分解できると、印字するブロック
の時分割制御が容易になる。特に、全発熱素子数を最大
同時印字数で割った値が、２の整数指数倍である、例え
ば、発熱素子数が１２８、最大同時印字数が８なら１２
８／８＝２⁵となる場合が、一番効率的である。

【０１２８】また、通常、ＮチャネルＭＯＳプロセスで
発熱素子搭載基板を構成しようとすると、マスク数は約
１５枚、ＣＭＯＳプロセスだと約２０枚、ｂｉ−ＣＭＯ
Ｓプロセスであれば約２５〜３０枚程度必要とする。従
来は、印字順序の変更のための修正を、ほとんど全ての
マスクに対して行なう必要が生じ、設計期間の増大、マ
スク費用の増大を招いていた。

【０１２９】上述したように、データ保持回路とブロッ
ク分割駆動回路の出力とを合成するプリドライバを介し
てドライバを制御し、データ保持回路出力およびブロッ
ク分割駆動回路出力が入力可能性のあるどのプリドライ
バへも入力可能な構成にした。これにより、印字順序変
更要求が生じた場合でも、設計変更は、発熱素子搭載基
板面積を増大させることなく、アルミニウムとポリシリ
コンのコンタクト位置の変更だけでフレキシブルに印字
順序変更が可能である。さらに、印字順序を色々を変更
したチップを一度に試作する場合に、各々のチップで異
なる部分がコンタクトだけであれば設計が非常に楽にな
る。

【０１３０】駆動制御回路を、発熱素子と同一基板上に
効率よく搭載可能であるので、発熱素子搭載基板をコン
パクトにでき、基板面積減少によるコスト削減と高密度
化に有利なインクジェット記録ヘッドを提供することが
できる。また、駆動回路の規模が小さいので駆動回路の
消費電力による発熱が小さく印字に悪影響をほとんど与
えず昇温印字劣化を防止できる。

【０１３１】例えば、発熱素子搭載基板のサイズや製造
プロセスを変更することなく、６００ｄｐｉ／２５．４
ｍｍの解像度、２５６個の発熱素子搭載、最大８ｂｉｔ
同時印字などに高密度化，高速化することが容易に可能
となる。さらに、高密度化する場合でも、製造プロセス
の微細化，高密度化や、基板面積の増大を最小限に押さ
えることができる。

【０１３２】

【発明の効果】以上の説明から明らかなように、請求項
１に記載の発明によれば、複数の発熱素子を複数の異な
るブロックごとに時分割して駆動するブロック分割駆動
回路と印字データを保持するデータ保持回路を有し、ブ
ロック分割駆動回路は、２つ以上のカウンタを組み合わ
せてブロックを指示することから、個々のカウンタ単独
によるブロックの指定数が少なくても、２つ以上のカウ
ンタの組み合わせによりブロックの指定数を増やすこと
ができるという効果がある。

【０１３３】また、ブロック分割方法、ブロック駆動方
法、同時印字数等を変更する必要が生じたときにも、２
つ以上のカウンタの出力の組み合わせ方を変更するだけ
で、容易に対応することができるという効果がある。例
えば、ブロックの指定が容易なリングカウンタを用いる
場合には、ブロックの指定数に応じてカウンタの出力線
の本数が多くなるため、ブロックの指定数を増やせるこ
とは特に利点が大きい。

【０１３４】請求項２に記載の発明によれば、複数の発
熱素子を複数の異なるブロックごとに時分割して駆動す
るブロック分割駆動回路と印字データを保持するデータ
保持回路を有し、基板上に複数の発熱素子に対応する入
力配線とブロック分割駆動回路の少なくとも１本のブロ
ック駆動配線とが交差して配線され、ブロック駆動配線
と入力配線との間を交差部分で接続する。

【０１３５】ブロック分割方法、ブロック駆動方法、同
時印字数等の変更などの、印字順序変更要求が生じた場
合でも、設計変更は発熱素子搭載基板面積を増大させる
ことなく、各ブロックに対応するブロック駆動配線とこ
のブロックに含まれる発熱素子に対応する入力配線との
間の交差部分で接続を変更するだけで対応できるため、
フレキシブルに印字順序変更が可能である。

【０１３６】請求項３に記載の発明によれば、駆動回路
はプリドライバ回路を有し、プリドライバ回路は、ブロ
ック分割駆動回路から出力されるブロック駆動信号とデ
ータ保持回路のデータ出力とを合成してドライバへの入
力信号を作成するとともに、ブロック駆動信号またはデ
ータ出力の少なくとも１方は、発熱素子への印字イネー
ブル信号発生時に出力されることから、発熱素子を通電
する期間を規定する印字イネーブル信号のために、新た
に信号線を配設する必要がなく、配線引き回しのための
スペースが節約できるとともに、プリドライバ回路にお
ける入力信号の合成能力に負担を与えないという効果が
ある。

【０１３７】請求項４に記載の発明によれば、基板上に
外部との間で電気的な接続を行なうパッド部を有し、ブ
ロック分割駆動回路の少なくとも１部の回路素子がパッ
ド部に配置されることから、基板内の余分な空き領域を
有効利用することにより基板面積の増大を防ぐことがで
きるという効果がある。

【０１３８】請求項５に記載の発明によれば、基板上に
外部との間で電気的な接続を行なうパッド部を有し、デ
ータ保持回路の少なくとも１部の回路素子がパッド部に
配置されることから、同様に、基板内の余分な空き領域
を有効利用することにより基板面積の増大を防ぐことが
できるという効果がある。

【０１３９】請求項６に記載の発明によれば、カウンタ
が、双方向性を有するバイナリカウンタを有し、このバ
イナリカウンタは、非同期型であり、かつ、隣接する２
段に対して共通のクロックを供給することによりクロッ
クディレイを短くしたものであることから、双方向動作
が可能であるとともに、カウンタの段数が長くなっても
クロックディレイが各段のフリップフロップ等の遅れ時
間ほどには長くならないという効果がある。

【０１４０】請求項７に記載の発明によれば、基板上の
全発熱素子数を最大同時可能印字数で割った値は、因数
分解できる数であることから、印字するブロックの時分
割制御が容易になるという効果がある。

【０１４１】請求項８に記載の発明によれば、データ保
持回路は、シリアルに入力された印字データを一時的に
保持するラッチ部を有し、ラッチ部が一度に保持する最
大データ量は基板上の発熱素子の総数よりも少ないこと
から、全ての発熱素子分のデータを一度に保持するので
はなく、最大同時印字数分だけにして回路規模を縮小す
ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明のインクジェット記録装置の第１の実
施の形態において発熱素子が搭載された基板に設けられ
た回路の一例を示す構成図である。

【図２】本発明のインクジェット記録装置の第２の実
施の形態において発熱素子が搭載された基板に設けられ
た回路の一例を示す構成図である。

【図３】本発明のインクジェット記録装置の第３の実
施の形態において発熱素子が搭載された基板に設けられ
た回路の一例を示す構成図である。

【図４】本発明のインクジェット記録装置の第３の実
施の形態における動作の一例を示す信号シーケンス図で
ある。

【図５】各ユニットの出力のタイムチャートである。

【図６】６４個の発熱素子を１５個飛びで駆動する印
字例の第１の説明図である。

【図７】６４個の発熱素子を１５個飛びで駆動する印
字例の第２の説明図である。

【図８】副走査方向の印字例の説明図である。

【図９】６６個の発熱素子を４個飛びに駆動する印字
例の第１の説明図である。

【図１０】６６個の発熱素子を４個飛びに駆動する印
字例の第２の説明図である。

【図１１】本発明のインクジェット記録装置の第４の
実施の形態において発熱素子が搭載された基板に設けら
れた回路の一例を示す構成図である。

【図１２】図１１に示した回路の周辺回路を明示した
回路の一例を示す構成図である。

【図１３】印字方向の選択動作の説明図である。

【図１４】４ｂｉｔデータユニットの一例を示す回路
図である。

【図１５】４ｂｉｔリングカウンタの動作説明図であ
る。

【図１６】８ｂｉｔリングカウンタの動作説明図であ
る。

【図１７】ＥＮＡＢＬＥ信号パルスごとに選択される
発熱素子の番号を示す説明図である。

【図１８】非同期型のバイナリカウンタの一例を示す
回路図である。

【図１９】非同期型のバイナリカウンタの動作例を示
すタイミングチャートである。

【図２０】非同期型のバイナリカウンタを用いた４ｂ
ｉｔリングカウンタおよび８ｂｉｔリングカウンタの一
例を示す構成図である。

【図２１】本発明のインクジェット記録ヘッドの実施
の一形態における全体構成の概略のレイアウトを示す平
面図である。

【図２２】ＮチャネルＥＤ−ＭＯＳを用いたプリドラ
イバの入力部の内部回路の説明図である。

【図２３】ＣＭＯＳを用いたプリドライバの入力部の
内部回路の説明図である。

【図２４】プリドライバ入力部の配線レイアウトの第
１の例を示す説明図である。

【図２５】プリドライバ入力部の配線レイアウトの第
２の例の説明図である。

【図２６】ヘッドの移動方向と紙送り方向の説明図で
ある。

【図２７】従来のインクジェット記録ヘッドにおいて
発熱素子が搭載された基板に設けられた回路の一例を示
す構成図である。

【符号の説明】

１…共通電極、２…発熱素子、３…ドライバ、４…プリ
ドライバ、６…１６ｂｉｔカウンタ、７…６４ｂｉｔラ
ッチ、８…６４ｂｉｔシフトレジスタ、１１，１２…４
ｂｉｔリングカウンタ、２１…４ｂｉｔデータユニッ
ト、３１…４ｂｉｔリングカウンタ、３２…３ｂｉｔバ
イナリカウンタ、３３…バイナリデコード部、４１…８
ｂｉｔリングカウンタ、４２…レギュレータ、７１〜７
５…セレクタ、８１…発熱素子部、８２…ドライバ部、
８３…レギュレータ部、８４…プリドライバ部、８５…
ロジック出力部、８６…パッド部、９５…８ｂｉｔリン
グカウンタ部、９６…４ｂｉｔリングカウンタ部、９７
…４ｂｉｔデータユニット部、１２１…駆動回路出力
線、１２３…グランド線、１２４，１２５…拡散層、１
２６〜１３１，１４１〜１４３…ポリシリコン層、１５
３…ヘッド内プリント基板、１５４…発熱素子搭載基
板、１５５…インク流路用チャネル基板。

───────────────────────────────────────────────────── フロントページの続き (72)発明者三原顕神奈川県海老名市本郷2274番地富士ゼロックス株式会社内 (72)発明者近藤義尚神奈川県海老名市本郷2274番地富士ゼロックス株式会社内

Claims

【特許請求の範囲】

【請求項１】インクに熱エネルギーを印加する複数の
発熱素子と、該発熱素子を駆動するドライバと、該ドラ
イバを画像データに応じて制御する駆動回路を同一基板
上に形成したインクジェット記録ヘッドにおいて、前記
複数の発熱素子を複数の異なるブロックごとに時分割し
て駆動するブロック分割駆動回路と印字データを保持す
るデータ保持回路を有し、前記ブロック分割駆動回路
は、２つ以上のカウンタを組み合わせてブロックを指示
することを特徴とするインクジェット記録ヘッド。
【請求項２】インクに熱エネルギーを印加する複数の
発熱素子と、該発熱素子を駆動するドライバと、該ドラ
イバを画像データに応じて制御する駆動回路を同一基板
上に形成したインクジェット記録ヘッドにおいて、前記
複数の発熱素子を複数の異なるブロックごとに時分割し
て駆動するブロック分割駆動回路と印字データを保持す
るデータ保持回路を有し、前記基板上に前記複数の発熱
素子に対応する入力配線と前記ブロック分割駆動回路の
少なくとも１本のブロック駆動配線とが交差して配線さ
れ、前記ブロック駆動配線と前記入力配線との間を交差
部分で接続することを特徴とするインクジェット記録ヘ
ッド。
【請求項３】前記駆動回路はプリドライバ回路を有
し、該プリドライバ回路は、前記ブロック分割駆動回路
から出力されるブロック駆動信号と前記データ保持回路
のデータ出力とを合成して前記ドライバへの入力信号を
作成するとともに、前記ブロック駆動信号またはデータ
出力の少なくとも１方は、前記発熱素子への印字イネー
ブル信号発生時に出力されることを特徴とする請求項１
または２に記載のインクジェット記録ヘッド。
【請求項４】前記基板上に外部との間で電気的な接続
を行なうパッド部を有し、前記ブロック分割駆動回路の
少なくとも１部の回路素子が前記パッド部に配置される
ことを特徴とする請求項１ないし３のいずれか１項に記
載のインクジェット記録ヘッド。
【請求項５】前記基板上に外部との間で電気的な接続
を行なうパッド部を有し、前記データ保持回路の少なく
とも１部の回路素子が前記パッド部に配置されることを
特徴とする請求項１ないし４のいずれか１項に記載のイ
ンクジェット記録ヘッド。
【請求項６】前記カウンタは、双方向性を有するバイ
ナリカウンタを有し、該バイナリカウンタは、非同期型
であり、かつ、隣接する２段に対して共通のクロックを
供給することによりクロックディレイを短くしたもので
あることを特徴とする請求項１ないし５のいずれか１項
に記載のインクジェット記録ヘッド。
【請求項７】前記基板上の全発熱素子数を最大同時可
能印字数で割った値は、因数分解できる数であることを
特徴とする請求項１ないし６のいずれか１項に記載のイ
ンクジェット記録ヘッド。
【請求項８】前記データ保持回路は、シリアルに入力
された印字データを一時的に保持するラッチ部を有し、
該ラッチ部が一度に保持する最大データ量は前記基板上
の発熱素子の総数よりも少ないことを特徴とする請求項
１ないし７に記載のインクジェット記録ヘッド。