SU809132A1 - Устройство дл синхронизации вычис-лиТЕльНОй СиСТЕМы - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

Изобретение относитс  к вычислительной технике и может бить :1спользовано при построении вычислительных систем на базе нескольких однотипных цифровых вычислительных машин. Язвестно устройство дл  синхронизации вычислительной системы, содержащее генератор тактовых импульсов, распределители тактовых импульсов по числу процессоров в системе, устройства управлени  и первые схемы И по числу управл емых процессоров в Системе, причем выход генератора тактовых импульсов соединен с входом распределител  импульсов управл ющего процессора и первыми входами первых элементов И, выходы которых соединены с входами распредлителей импульсов управл емых процессоров , группы входов устройств управлени  соединены с группой, выходов соответствующего распределител  импульсов, первые входы распределителей импульсов управл емых процессоров соединены с выходом соответствующего элемента И 1. Распределители импульсов управл ютс  импульсами, поступающими с генератора тактовых импульсов на вход распределител  импульсов управл ющего процессо эа непосредственно , а на входы распределителей импульсов управл емых процессоров через схемы И. Разрешение (или запрет) на прохождение тактовых импульсов на распределители импульсов управл емых процессоров формируетс  по состо нию соответствующего распределител  импульсов. Недостатком устройства  вл етс  его низка  надежность, котора  обусловлена наличием в устройстве сост заний сигналов, что приводит к уменьщепию длительности отдельных тактовых импульсов на выходах распределителей импульсов управл емых процессоров, а также к по влению ложных тактовых импульсов, которые не позвол ют осуществить заданную синхронизацию распределителей импульсов. Причиной сост заний сигналов  вл етс  различие во времени их прохождени  по логическим цеп м и через запоминающие элементы (триггеры ). Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  синхронизации вычислительной системы, содержащее генератор тактовых импульсов, .двухтактные управл ющий и управл емые распределители импульсов, выходы которых

 вл ютс  выходами устройства, блоки управлени  по числу управл емых распределителей импульсов, две группы элементов И и группу элементов ИЛИ с числом элементов в каждой группе, равным числу управл емых распределителей, выход генератора тактовых импульсов соединен со входом управл ющего распределител  и с первыми входами элементов И обеих групп, вторые входы элементов первой группы подключены к выходам соответствующих блоков управлени , перва  группа входов которых подключена к выходам соответствующих распределителей импульсов, вторые группы входов блоков управлени   вл ютс  входами устройства, входы элементов ИЛИ соединены с выходами соответствующих элементов И первой и второй групп, а выходы - с соответствующими входами управл емых распределителей импульсов 2.

Устройство позвол ет обеспечить заданную по программе сходимость временных диаграмм двух м более двухтактных распределителей импульсов.

Генератор тактовых импульсов формирует две серии импульсов, сдвинутых друг относительно друга на 1/2 периода. Одна из этих серий поступает на первые входы всех распределителей импульсов, друга  поступоступает на второй вход управл ющего распределител  имлульсов непосредственно, а на управл емые распределители импульсов через группы элементов И и ИЛИ. Из одной серии тактовых импульсов распределител ми формируютс  четные, а из другой нечетные тактовые импульсы. Управление передачей серии импульсов на вторые входы управл емых распределителей производитс  соответствующими блока1ми управлени  на группах элементов И и ИЛИ.

Однако известное устройство пригодно только дл  синхронизации двухтактных распределителей импульсов, а дл  синхронизации однотактных распределителей импульсов оно неприменимо, что существенно сужает область его применени .

Цель изобретени  - расщирение области применени  устройства.

Поставленна  цель достигаетс  тем, что устройство дл  синхронизации вычислительной системы, содержащее генератор тактовых импульсов, управл ющий и К управл емых распределителей импульсов (К-число каналов синхронизации), К. блоков управлени , первую и вторую группу из К. элеметов и И группу из К элементов ИЛИ, причем выход генератора тактовых импульсов соединен со входом управл ющего распределител  и с первыми входами элементов И первой и второй группы, вторые входы элементов И первой группы подключены к выходам соответствующих блоков управлени , группа выходов каждого управл емого распределител  импульсов подключена к первой группе входов каждого блока управлени , втора  группа входов каждого

ИЗ которых соединена со входами устройства , входы каждого элемента ИЛИ группы соединены с выходами соответствующих элементов И первой и второй групп, а выход - со входом соответствующего управл е .мого распредлител  импульсов, содержит элементы ИЛИ-НЕ и НЕ, триггер, элемент задержки, выход которого подключен ко вторым входам элементов И второй группы, а вход - к выходу триггера, счетный вход которого соединен с выходом элемента ИЛИ -

НЕ, вход установки триггера через элемент НЕ подключен к первому выходу управл ющего распределител  импульсов, выходы ко-, торого с второго по 1-ый соединены со входами элемента ИЛИ-НЕ.

Блок управлени  содержит первую и вторую группу элементов И, первый и второй элементы ИЛИ, элементы ИЛИ-НЕ и НЕ, триггер и элемент задержки, причем первые входы элементов И первой и второй групп подсоединены к соответствующим входам

первой группы входов блока управлени , вторые входы соединены с соответствующими входами второй группы входов блока управлени , выходы элементов И первой группы подключены к входам первого элемента ИЛИ, а выходы элементов И второй группы - к входам второго элемента ИЛИ, выходы первого и второго элементов ИЛИ блока управлени  соединены с входами элемента ИЛИ-НЕ блока управлени , выход которого подключен к счетному входу триггера, установочный вход триггера блока управлени  которого через элемент НЕ блока управлени  соединен с выходом первого элемента ИЛИ, а выход через элемент задержки - с выходом блока управлени . На фиг. 1 приведена схема устройства

5 дл  синхронизации вычислительной системы; на фиг. 2 - схема блока управлени . Устройство содержит генератор 1 тактовых импульсов, управл ющий 2 и управл емые 3 распределители импульсов, блоки 4 управлени , элемент ИЛИ-НЕ 5, элемент НЕ 6, триггер 7, элемент 8 задержки, элементы И 9 и 10 первой и второй групп, эле менты ИЛИ 11, входы 12 устройства. Блок 4 управлени  включает элементы И 13 и 14, элементы ИЛИ 15 и 16, элемент НЕ 17,

Claims (2)

1. 5 элемент ИЛИ-НЕ 18, триггер 19, элемент 20 задержки. Выход генератора 1 тактовых импульсов соединен со входом управл ющего распределител  2 импульсов и с первыми входами элементов И 9 и 10 обеих групп. Вторые входы элементов И 9 первой группы подключены к выходам соответствующих блоков 4 управлени , перва  группа входов которых подключена к выходам соответствующих распределителей 3 импульсов , вторые группы входов блоков 4 управлени  соединены со входами 12 устройства . Входы элементов ИЛИ 11 соединены с выходами соответствующих элементов И 9 и 10 первой и второй групп,, а выходы - с входами соответствующих управл емых распределителей 3 импульсов. -Выход элемента 8 задержки подключен к вторым входам элементов И 10 второй группы, а вход - К выходу триггера 7, счетный вход которого соединен с выходом элемента ИЛИ- НЕ 5. Вход установки триггера 7 через элемент НЕ 6 подключен к одному из выходов управл ющего распределител  2 импульсов, остальные выходы которого соединены со входами элемента ИЛИ-НЕ. В блоке 4 управлени  первые входы элементов И 13 и ,14 соединены с первой группой входов, а вторые - со второй групой входов блока 4 управлени . Выходы элементов И 13 подключены к входам элемента ИЛИ 15, а выходы элементов И 14 - к входам элемента ИЛИ 16. Выходы элементов ИЛИ 15 и 16 соединены со входами элемента ИЛИНЕ 18, выход которого подключен к Счетному входу триггеру 19, установочный вход которого через элемент НЕ 17 соединен с выходом элемента ИЛИ 15, а выход через элемент задержки 20 - с выходом блока 4 управлени . Устройство работает следующим образом. Оно обеспечивает синхронизацию тактовых импульсов двух и более распределителей импульсов с любым наперед заданным сдвигом одноименных импульсов. Совпадение одноименных тактовых импульсов управл ющего и управл емых распределителей или их сдвиг определ етс  внещними управл ющими сигналами, подаваемыми по входам 12 на вход блоков 4 управлени  и может оперативно измен тьс  в процессе работы распределителей. Генератором 1 тактовых импульсоз формируетс  сери  тактовых импульсов,котора  поступает на вход управл ющего распределител  2 импульсов, на выходе которого формируютс  последовательные во времени тактовые импульсы, из которых на элементах ИЛИ-НЕ 5 и НЕ 6, триггере 7 и элементе 8 задержки формирует с  управл ющий сигнал, которым на- элементах И 9 и 10 и-элементе ИЛИ 11 производитс  управление передачей серии импульсов с выхода генератора 1 на входы управл емых распределителей 3 импульсов. На счетный вход триггера 7 через элемент ИЛИ НЕ 5 подаютс  два тактовых импульса с номерами п и п + |, которые определ ют заданную синхронизацию распределителей импульсов. На установочный вход (вход обнулени ) триггера 7 подаетс  тактовый импульс с номером п-1. Таким образом, на выходе триггера 7 формируетс  сигнал низкого уровн , передний фронт которого всегда соответствует заднему фронту п-го такта (поскольку триггер всегда предварительно устанавливаетс  в нулевое состо ние предществующим тактом), а задний фронт строба соответствует заднему фронту n-fk-му такту. Дл  устранени  ложных сигналов на фронтах при совпадении управл ющего сигнала и тактов с выхода генератора на элементах И 9 элементом 8 задержки сигнал с выхода триггера 7 задерживаетс  н-а врем  tie.- Управл ющими сигналами, подаваемыми по входам 12 на вход элементов И 13 и 14 блоков 4 управлени  подключаютс  заданные такты, которые через элементы И 13 и 14, ИЛИ 15 и 16; НЕ 17 и ИЛИ-НЕ 18 поступают на установочный и счетный входы триггера 19. Причем такты выбираютс  таким образом, .чтобы такт т номером п, формирующий передний фронт строба, подавалс  на вход одного из элементов И 13, а с но.мером п + К, формирующий задний фронт - на вход одного из элементов И 14. Таким образом, на выходе триггера 19 формируетс  управл ющий сигнал высокого уровн , передний фронт которого всегда соответствует заднему фронту n-fo такта (поскольку триггер всегда предварительно устанавливаетс  в нулевое положение передним фронтом п-го такта), а задний фронт сигнала соответствует заднему фронту такта с номером n + k Выходной сигнал триггера 19, задержанный на элементе 20 задержки на врем  t (Cj«.i-t.j) поступает на второй вход соответствующего элемента И 9. Управл ющими сигналами, с помощью которых через эле.ментьг И 9 и 10 осуществл етс  передача на входы управл емых распределителей тактов генератора 1, обеспечиваетс  заданна  синхронизаци  всех распределителей. Допустим, необходимо обеспечить совпадение одноименных тактов управл ющего и одного из управл емых распределителей импульсов . На выходе управл ющего распределител  2 формируютс  тактовые и.мпульсы ТИ 1, ..., ТИ 8 (допустим, при включении устройства первым формируетс  такт ТИ 6), На счетный вход (Т-вход) триггера 7 через элемент ИЛИ-НЕ 5 поступают такты ТИ 2, ТИ 5, а на вход обнулени  (k-вход) через элемент НЕ 6-такт ТИ 1. На выходе триггера 7 формируетс  управл ющий сигнал , который, будучи задержанным, поступает на второй вход элемента И 10. Триггер 7 устанавливаетс  в нулевое состо ние низким уровнем потенциала, а измен ет свое состо ние при поступчдении на счетный вход положительного фронта. Первые тактовые и.мпульсы с выхода генератора 1 (после его включени ) через соответствующий элемент И 10 (на первом входе, которого разрешающий потенциал управл ющего сигнала ) поступают на распределитель 3, которым формируетс  последовательность тактовых импульсов (допустим начина  с ТИ 3). Тактовые импульсы будут формироватьс  до того момента, пока управл ющим сигнало.м на первом входе элемента И 10 не будет заблокировано поступление тактов с выхода генератора на вход распределител  3. В рассматриваемом случае пос.тедним тактовым импульсом сформируетс  ТИ 7. Затем управл ющим сигналом будет вырезано из последовательности тактов генератора три импульса. Тактовые импульсы ТИ 8 и последующие будут сформированы, когда управл ющим сигналом будет разрещена передача тактов с ге нератора 1 на распределитель 3. После формировани  распределителем 3 импульса ТИ 2 на выходе блока 4 управлени  устанавливаетс  положительный уровень сигнала, которым через элемент И 9 подключаютс  такты генератора 1 к входу распределител  3. Происходит формирование тактовых импульсов до ТИ 5, после чего блокируетс  на элементах И 9 и 10 поступление двух тактов на вход распределител  3. При блокировке тактов на вход управл емых распределителей происходит смещение тактовой сетки управл ющего распределител  до их полного совпадени . Управл емые распределители импульсов могут одновременно функционировать с различным относительно управл ющего распределител  сдвигом тактовых сеток в зависимости от режима работы вычислительной системы. Предлагаемое устройство обладает щирокой областью применени . Оно позвол ет осуществить синхронизацию однотактных распределителей импульсов, а также црименимо дл  синхронизации двухтактных распределителей импульсов. При этом один из выходов генератора тактов подключаетс  к первым входам всех распределителей импульсов , а второй выход - в соответствии со схемой (фигТ 2). Формула изобретени  1. Устройство дл  синхронизации вычислительной системы, содержащее генератор тактовых импульсов, управл ющий и К управл емых распределителей импульсов (Кчисло каналов синхронизации), К блоков управлени , первую и вторую группу из К элементов И и группу из К элементов ИЛИ, причем выход генератора тактовых импульсов соединен со входом управл ющего распределител  и с первыми входами элементов И первой и второй группы, вторые входы элементов И первой группы подключены к выходам соответствующих блоков управлени , группа выходов каждого управл емого распределител  импульсов подключена к первой группе входов каждого блока управлени , втора  группа входов каждого из которых соединена со входами устройства, входы каждого элемента ИЛИ соединены с выходами соответствующих элементов И первой и второй групп, а выход - со входом соответствующего управл емого распределител  импульсов, отличающеес  тем, что, с целью расщирени  области применени , оно содержит элементы ИЛИ-НЕ и НЕ, триггер, элемент задержки, выход которого подключен ко вторым входам элементов И второй группы, а вход - к выходу триггера , счетный вход которого соединен с выходом элемента ИЛИ-НЕ, вход установки триггера через элемент НЕ подключен к первому входу управл ющего распределител  импульсов , выходы которого с второго по .-ый соединены со входами элемента ИЛИ-НЕ. 2. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит первую и вторую группу элементов И, первый и второй элементы ИЛИ, элементы ИЛИ-НЕ, и НЕ, триггер и элемент задержки, причем первые входы элементов И первой и второй групп подсоединены к соответствующим входам первой группы входов блока управлени , вторые входы соединены с соответствующими входами второй груцпы входов блока управлени , выходы элементов И первой группы подключены к входам первого элемента ИЛИ, а выходы элементов И второй группы - к входам второго элемента ИЛИ, выходы первого и второго элементов ИЛИ соединены с входами элеллента ИЛИ-НЕ, выход которого подключен к счетному входу триггера, установочный вход триггера блока управлени  через элемент НЕ соединен с выходом первого элемента ИЛИ, а выход через элемент задержки - с выходом блока управлени , Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 458825, кл. G 06 F 15/16, 1975.
2. 2. Авторское свидетельство СССР по за вке № 2409473/18-24, кл. G 06 F 15/16, 1976.

   12

   Фиг. 2