SU942026A1 - Устройство дл контрол распределител - Google Patents

Description

Изобретение относитс  к айтоматике и вычислительноГ1 технике и может быть использовано дл  контрол  распре делителей. Известно устройство дл  проверки логических схем, содержащее устройство дл  генерировани  контрольных сигналов , подаваемых на входные контакты провер емой схемы, которое включает логическую схему, полностью идентич ную провер емой, и функционируют заве домо правильным образом; коммутационное устройство, которое предназначено дл  того Чтобы подавать проверочные сигналы, вырабатываемые устройством . контрольных сигналов, одновременно на входные контакты провер емого устройства и устройства эталонного, устройство логического сравнени , подключенное к выходным контактам провер емое логической схемы и эталон ной логической схемы, которое осуществл ет проверку того, совпадают или не совпадают их выходные сигна™ Недостаток этого устройства - необходимость использовани  эталонной логической схемз полностью аналогичной провер емой схеме, причем, при возникновении одновременных идентичных сбоев в эталонной и контролируемой схемах указанные сбои не обнаруживаютс . Наиболее близким по технической сущности  вл етс  устройство, содержащее входной регистр, сдвиговый регистр , узел индикации, формирователь импульсов, f3fBa триггера и две схемы запрета U1), которое обеспечивает локализацию неисправностей элементов пам ти распределител  в режиме обработки инчюрмации как при наличии в нем устойчивого отказа, так и при наличии сбо  . Однако в известном устройстве недрстаточна  достоверность контрол .

Цель изобретени  - повышение достоверности контрол .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  распределител , содержащее два триггера , два элемента И-НЕ, причем выход первого элемента И-НЕ соединен: с установочным входом первого триггера , выход второго триггера соединен с первым входом второго элемента И-НЕ, введен элемент НЕ, элемент И, элемент 2-2И-ИЛИ-НЕ, элемент задержки, третий триггер и блок формировани  остаточного кода по модулю три, входы которого соединены соответственно с выходами контролируемого распределител , выход нулевого разр да которого соединен с установочным входом второго триггера и входом элемента НЕ, выход которого соединен с входом сброса третьего триггера, пр мой выход которого соединен с первым входом элемента 2-2И-ИЛИ-НЕ, выход которого соединен с вторым входом второго элемента И-НЕ, выход которого соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с выходом элемента задержки, вход которого соединен с выходом элемента И, с синхровходом контрол|1руемого распределител  и с счетным входом третьего триггера, инверсный выход которого соединен с вторым входом элемента 2-2И-ИЛИ-НЕ, третий вход которого соединен с выходом первого разр да блока формировани  остаточного кода по модулю три, выход второго разр да которого соединен с четвертым входом элемента 2-2И-ИЛИ-НЕ, инверсный выход первого триггера соединен с первым входом элемента И, второй вход которого  вл етс  синхровходом устройства, выход которого соединен с пр мым выходом первого

триггера. I

. На фиг.1 приведена схема устройства; на фиг.2 - временна  диаграмма.

Устройство содержит контролируемый распределитель 1, блок 2 формировани  остаточного кода по модулю три, элемент 2-2И-ИЛИ-НЕ-3, элемент И-НЕ , триггер 5, элемент НЕ 6, триггер 7, элемент И-НЕ 8, элемент 9 задержки, триггер 10, элемент И 11 , синхровход 12 устройства.

Устройство работает следующим образом.

Перед началом проверки распределитель 1, триггеры 5, 7 и 10 устанавливаютс  в нулевое состо ние, (цепи сброса на схеме не показаны.

При этом на нулевом выходе блока 2 формировани  остаточного кода по модулю три устанавливаетс  уровень логической единицы, на первом и втором выходах данного блока устанавливаютс  нулевые логические потенциалы (блок 2 сигнализирует о фактическом или мнимом обнулении элементов пам ти распределител  1), на пр мом выходе триггера 10 присутствует нулевой логический потенциал,  вл ющийс  признаком исправности конролируемого распределител , одновременно уровень логической единицы с инверсного выхода данного триггера поступает на вход элемента И 11, тем самым разреша  поступление в устройствопо второмуВХОДУ указанного элемента тактовых импульсов.

С приходом первого тактового импульса по его заднему фронту (все триггеры устройства и распределител пе} еключаютс  при подаче на их импульсные входы перепада Логическа  единица - логический нуль) срабатывает распределитель 1, на выходе младшего разр да которого при этом по вл етс  уровень логической единицы .

При этом на нулевом выходе блока 2 возникает нулевой логический потенциал, на первом выходе - единичный логический потенциал и на втором выходе сохран етс  нулевой логический потенциал, причем триггер 5 остаетс  в исходном состо нии так как разрешающий переключение триггера единичный потенциал поступает на его вход сброса с выхода элемента НЕ 6 после завершени  первого тактрвого импульса.

При изменении потенциала на нулевом выходе блока 2 с единичного уровн  на уровень логического нул  происходит запуск триггера 7, который подает положительный потенциал на вход элемента И-НЕ , разреша  те самым прохождение информации элементу 2-2И-ИЛИ-НЕ 3 на выход устройства

На элементе И-НЕ 8 осуществл етс  опрос состо ни  элемента И-НЕ k задержанными на элементе задержки 9 татовыми импульсами, причем к моменту прихода первого задержанного импульса в случае правильной работы распределител  1 на выходе элемента И-НЕ присутствует нулевой потенциал , вследствие наличи  единичного потенциала на выходе элемента 2-2ИИЛИ-НЕ .З.

В указанном случае на входе установки в единичное состо ние триггера 10 посто нно имеетс  единичный потенциал, триггер 10 обнулен и на его выходе присутствует сигнал логического нул , который  вл етс  признаком исправности распределител  Второй тактовый импульс устанавливае уровень логической единицы на выходе второго разр да распределител  и переключает триггер 5 в единичное состо ние. При этом блок 2 вырабатывает уровень логической единицы на втором выходе и нулевые уровни на нулевом и первом выходах.

С приходом последующих тактовых импульсов в случае отсутстви  сбоев или устойчивых отказов в элементах пам ти распределител  1 состо ние триггера 5 Второго и первого выходов разр дов блока 2 синхронно измен ютс  таким образом, что уровень логической единицы поочередно возникает на выходе второго разр да бло ка 2 на пр мом выходе триггера 5, на выходе первого разр да блока 2 и инверсном выходе триггера 5 и т.д. в соответствии с таблицей состо ни .

При правильной работе распределител  1, на выходе элемента 2-2И-2ИЛИНЕ 3 после завершени  переходных процессов возникает единичный потенциал . После возникновени  логической единицы на выходе старшего разр да распределител  1 и последующего обнулени  элементов пам ти распределител  блок 2 формирует единичный уровень на нулевом выходе и нулевые уровни на 1-ом и 2-ом выходах, в результате чего триггер 5 устанавливаетс  в нулевое состо ние, которое через один тактовый импульс измен етс  на единичное синхронно с по влением уровн  логической единицы на втором выходе блока 2. Далее работа устройства продолжаетс , как описано выше, т.е. циклически повторитс  и т.д.

При возникновении в распределителе случайного сбо  или отказа в момент сбо , или чуть позже (в случае если сбой не повли л на изменение текущего модул  блока 2) . происходит расхождение, рассинхронизаци  информации триггера 5 и выходов бло ка 2, при этом на выходе элемента 2-2И-ИЛИ-НЕ 3 по вл етс  нулевой логический уровень, который через элемент И-НЕ и поступает уровнем логической единицы на вход элемента И-НЕ 8, разреша  тем самым прохождение через нее задержанных тактовых импульсоВо При этом соответствующий задержанный тактовый импульс проходит элемент И-НЕ, 8 и запускает триггер 10, на пр мом выходе которого по вл етс  положительный потенциал,  вл юи;ийс  признаком неисправности контролируемого распределител . С инверсного выхода триггера 10 в этом случае нулевой логический уровень поступает на вход элемента И 11, что блокирует поступление на вход устройства последующих тактовых импульсов и зафиксирует состо ние распределител  1 в момент сбо . При отсутствии обнулени  или запуска распределител  1 тактовыми импульсами на нулевом выходе блока 2 не будет единичного потенциала или наоборот, единичный потенциал будет присутствовать посто нно, запуск триггера 7 не произойдет и на входе элемента И-НЕ 8 будет присутствовать единичный потенциал инверсной информации триггера 7 что обнаруживаетс  с приходом задержанного импульса на элемент И-НЕ 8, Еслм при обнулении распределител  1 в нем возникает тека ., например, информаци  как 110000, модуль которой равен нулю, указанный сбой обнаруживаетс  позже по рассинхрони 39ЦИИ, как отмечего ранее.

Длительность задержки тактовых импульсов на элементе 3 задержки рекомендуетс  брать большей или равной суммарному времени наиболее длительных переходных процессов в оаспределителе 1. блоке 2, триггере 7 и схеме 2-2И-ИЛИ-НЕ 3.

Таким образом, предлагаемое устройство по сравнению с известными обеспечивает большую достоверность контрол , упрощение устройства,

Claims (2)

1. Формула изобретени 

   Устройство дл  контрол  распределител , содержащее два триггера, два элемента И-НЕ, причем выход первого элемента И-НЕ соединен с установочным входом первого триггера, выход второго триггера соединен с первым входом второго элемента И-НЕ отли чающеес  тем, что, .с целью повышени  достоверности контрол , в устройство введен элемент НЕ, элемент И, элемент 2-2И-ИЛИ-НЕ, элемент задержки, третий триггер и блок формировани  остаточного кода по модулю три, входы которого соединены соответственно с выходами контролируемого распределител , выход нулевого разр да которого соединен с установочным входом второго триггера и с входом элемента НЕ, выход которого соединен с входом сброса третьего триггера, пр мой выход которого соединен с первым входом элемента 2-2И-ИЛИ-НЕ, выход которого соединен с вторым входом второго элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, второй вход которого 5 соединен с выходом элемента задержки, вход которого соединен с выходом элемента И, с синхровходом контролируемого распределител  и со счетным входом третьего триггера, инверсный выход которого соединен с вторым входом элемента 2-2И-ИЛИ-НЕ, третий вход которого соединен с выходом первого разр да блока формировани  остаточного кода по модулю три, выход второго разр да которого соединен с четвертым входом элемента 2-2И-ИЛИ-НЕ, инверсный выход первого триггера соединен с первым входом элемента И, второй вход которого  вл етс  синхровходом устройства, выход устройства соединен с пр мым выходом первого триггера.

   Источники-информации, прин тые во внимание при экспертизе 1. За вка Японии № ,

   кл. 97/7/G1, 1973.
2. 2. Авторское свидетельство СССР

   № 6 5161, кл„ G Об F 11/00, 1979. (прототип).