RU1790783C - Устройство дл контрол логических узлов - Google Patents

Abstract

Изобретение относитс  к контрольно- измерительной технике и может быть использовано в устройствах проверки логических  чеек вычислительных машин. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  фиксации динамических неисправностей. Устройство дл  проверки логических  чеек содержит блок управлени , генератор псевдослучайного кода, элемент И-НЕ, блок ТТЛ формирователей, преобразователь уровн  ТТЛ-ЭСЛ, первый регистр, блок ЭСЛ формирователей , коммутатор, блок сравнени , второй регистр, блок ЭСЛ формирователей, коммутатор, блок сравнени , второй регистр , блок несовпадений, блок коммутации синхроимпульсов, блок синхронизации, четыре регистра управлени , блок индикации несовпадений, провер емый объект, эталон-- ный объект. 3 ил.

Description

ел

С

Изобретение относитс  к контрольно- измерительной технике и может быть использовано в устройствах проверки логических узлов вычислительных машин.

Известно устройство дл  проверки логических узлов, содержащее первый и второй блоки формирователей, одна группа выходов которых соединена с соответствующими входами провер емого объекта, а друга  - с соответствующими входами эталонного объекта, первый и второй блоки сравнени  и блок управлени , первый выход которого подключен к входу генератора псевдослучайного кода. Недостатком устройства  вл етс  гго низка  надежность, вытекающа  из сложности узла коммутации.

Наиболее близким по технической сущности к предлагаемому устройству  вл етс  устройство дл  проверки логических узлов,

содержащее генератор псевдослучайного кода, управл ющий вход которого подключен к первому выходу блока управлени , выход соединен с информационным входом элемента И-НЕ, выход которого подключен к информационному входу блока ТТЛ формирователей , блок сравнени  и двунаправ- ленные шины, первыми выводами подключенные ко входам провер емого и эталонного логического узла соответственно . Недостатком этого устройства  вл етс  невозможность контрол  логических узлов с произвольной комбинацией уровней на выводах , а также мала  полнота контрол  динамических неисправностей, св занных с обрывом нагрузочных резисторов в ЭСЛ цеп х логических узлов.

Цель изобретени  - расширение функциональных возможностей за счет обеспеХ|

ю о XI

00 GJ

СО

чени  фиксации динамической неисправности .

Поставленна  цель достигаетс  тем, что в устройство дл  проверки логических узлов , содержащее генератор псевдослучайного кода, управл ющий вход которого подключен к первому выходу блока управлени , выход соединен с информационным входом элемента И-НЕ, .выход которого подключен к информационному входу блока ТТЛ формирователей, блок сравнени  и дву- направленные шины, первыми выводами подключенные ко входам провер емого и эталонного логического узла соответственно введены преобразователь уровн  ТТЛ- ЭСЛ, первый регистр, блок ЭСЛ формирователей, коммутатор, второй регистр , блок коммутации синхроимпульсов, блок синхронизации, первый, второй, третий и четвертый регистры управлени , а блок управлени  содержит вход управлени , причем выходы первого, второго, третьего и четвертого регистров управлени  подключены к управл ющим входам элемента И-НЕ, блока ТТЛ формирователей, блока ЭСЛ формирователей и коммутатора соответственно, выходы блока ТТЛ формирователей подключены к соответствующим входам преобразовател  уровн  ТТЛ-ЭСЛ и первой группе входов коммутатора, выходы преобразовател  уровн  ТТЛ-ЭСЛ подключены к соответствующим входам первого регистра, вход синхронизации которого соединен с первым выходом блока синхронизации , второй и третий выходы которого соответственно подключены ко входам синхронизации второго регистра и блока коммутации синхроимпульсов, выходы первого регистра через блок ЭСЛ формирователей подключены ко второй группе входов коммутатора , к которым подключены выходы блока коммутации синхроимпульсов и входы блока сравнени , выход которого через второй регистр подключен ко входам блока индикации несовладений и блока несовпадений , выход которого соединен с управл ющим входом блока управлени , второй выход которого соединен со входом блока синхронизации, а управл ющие входы первого, второго, третьего и четвертого регистров управлени  соединены с соответствующими выходами устройства ввода. Сущность изобретени  заключаетс  в том, что в предлагаемом устройстве осуществлена возможность контрол  логических узлов с произвольной комбинацией уровней на выводах, а также высока  полнота контрол  динамических-неисправностей, св занных с обрывом нагрузочных резисторов в ЭСЛ цеп х логических узлоз.

На фиг. 1 изображена блок-схема устройства дл  проверки логических узлов; на фиг. 2 - три типа временных диаграмм синхроимпульсов; на фиг. 3 - блок управлени ,

Устройство содержит блок 1 управле- ни ,первый выход которого соединен с управл ющим входом генератора 2 псевдослучайного кода, выход которого соединен с информационным входом элемента И-НЕ 3, выход которого подключен к информационному входу блока 4 ТТЛ формирователей , выходы которого подключены к соответствующим входам преобразовател  5 уровн  ТТЛ-ЭСЛ, выходы которого под5 ключены к соответствующим входам первого регистра 6, выходы которого через блок ЭСЛ 7 формирователей подключены ко второй группе входов коммутатора 8, к первой группе входов которого подключены вы0 ходы блока ТТЛ 4 формирователей, к которым подключены входы блока 9 сравнени , выход которого через второй регистр 10 подключен ко входу блока 11 несовпадений, выход которого соединен с управл ющим

5 входом блока 1 управлени , к второй группе входов коммутатора 8 подключен выход блока 12 коммутации синхроимпульсов, второй выход блока 1 управлени  подключен к входу блока 13 синхронизации, первый вы0 ход которого соединен с входом синхронизации первого регистра б, второй и третий выходы соответственно соединены с входами синхронизации второго регистра 10 и блока 12 коммутации синхроимпульсов. Вы5 ходы первого, второго,третьего и четвертого регистров 14-17управлени  подключены к управл ющим входам элемента И-НЕ 3 и блока ТТЛ 4 формирователей, блока ЭСЛ 7 формирователей и коммутатора 8 соответст0 венно. Входы регистров 14-17 подключены к третьему выходу блока 1 управлени . Выход второго регистра 10 соединен с входом блока 18 индикации несовпадений. Двунаправленные шины первыми выводами под5 ключены ко входам провер емого .и эталонного логических узлов 19, 20 соответственно , а вторыми выводами к первому и второму выходам коммутатора 8. Блок 1 имеет вход 21 и первый, второй и третий

0 выходы 22-24 соответственно. Блок 1 управлени  содержит генератор 25 тактовых импульсов , элемент И-НЕ 26, счетчик 27, дешифратор 28, пульт29 управлени , содержащий тумблеры управлени  режимом ра5 боты и кнопки ручного ввода информации. При этом выход генератора 25 соединен со счетным входом счетчика 27, управл ющий вход которого соединен с выходом элемента 26, вход установки нул  соединен с первым выходом пульта 29, а выход счетчика 27 соединен с входом дешифратора 28. Первый вход элемента 26  вл етс  управл ющим входом блока управлени , а второй вход элемента 26 соединен с вторым выходом пульта 29. Первый и второй выходы дешифратора 28  вл ютс  первым и вторым выходом блока управлени , а третий выход пульта 29  вл етс  третьим выходом блока управлени .

Работает устройство следующим образом .

Перед началом проверки логических узлов с пульта управлени  блока 1 устанавливаетс  режим ввода, при этом первый и второй выходы пульта устанавливаютс  в состо ние логического О, обеспечива  установку в О счетчика 27. Далее с пульта блока 1 в регистры 14-17 ввод тс  данные по следующим правилам. Регистр 17 управл ет выборкой коммутатора 8, поэтому, если некоторый вывод провер емого логического узла имеет уровни ТТЛ, то в соответствующий разр д регистра 17 необходимо записать логическую 1, а дл  ЭСЛ уровней - логический О. Регистр 16 управл ет подключением согласующей нагрузки к выходу блока 7, поэтому, если логический узел содержит нагрузку на линии некоторого ЭСЛ вывода, то в соответствующий разр д регистра 16 необходимо записать логический О, а дл  вывода, не имеющего нагрузки внутри логического узла. - логическую 1. Регистр 15 управл ет переключением блока 4 в высокоимпедансное состо ние, поэтому если некоторый вывод логического узла  вл етс  ТТЛ выводом, то в соответствующий разр д регистра необходимо записать логический О, а в остальных случа х - логическую 1. Регистр 14 управл ет прохождением псевдослучайного кода на выводы провер емого логического узла, поэтому если некоторый вывод логического узла  вл етс  ЭСЛ либо ТТЛ входом, то в соответствующий разр д регистра 14 необходимо записать логическую 1. Логический О записываетс  дл  тех разр дов, которые дол- жны быть установлены в состо ние логической 1. Это может быть в случа х, когда данный вывод логического узла  вл етс  ЭСЛ выходом, либо входом ЭСЛ синхроимпульсов . После ввода условий проверки первый выход пульта блока 1 устанавливаетс  в состо ние логической 1 и на первом выходе блока управлени  формируетс  импульс смены кода (СК) генератора 2 псевдослучайного кода и импульс пуска блока 13 синхронизации. Сформированный на выходах генератора 2 многоразр дный код через элемент И-Н Е 3 поступает на вход блока ТТЛ 4 формирователей, каждый из

которых формирует ТТЛ сигнал в двух направлени х дл  провер емого и эталонно- гологических узлов 19, 20. Дл  ТТЛ входа эти сигналы проход т на выход коммутатора

8 и поступают на одноименные входы провер емого и эталонного логических узлов 19, 20. Одновременно эти сигналы поступают на входы преобразовател  5 уровн  и далее на входы регистра 6. Блок 13 синхро0 низации выдает синхроимпульс 1, по которому происходит выдача многоразр дного кода на входы блока 7. Каждый разр д блока 7 ЭСЛ формирователей состоит из двух выходных формирователей. Причем входы уп5 равлени  подключением нагрузки VR у них объединены и соединены с выходом соответствующего разр да регистра 16. Это обеспечивает согласование линий св зи дл  ЭСЛ выводов логических узлов и по0 звол ет ввести дл  ЭСЛ цепей этих узлов динамический контроль. Импульс синхронизации регистра 6 выдаетс  с задержкой относительно импульса смены кода генератора 2 псевдослучайного кода, достаточный

5 дл  завершени  переходных процессов в ТТЛ цеп х провер емых логических узлов. Наличие регистра 6 позвол ет существенно уменьшить разброс задержек в элементе 3 И-НЕ, блоке 4 ТТЛ формирователей и пре0 образователе 5 уровн  ТТЛ-ЭСЛ и формировать на ЭСЛ входах логических узлов 19 и 20 одновременно измен ющийс  многоразр дный код. Далее сигналы с одноименных выводов провер емого и эталонного

5 логических узлов поступают на блок 9 сравнени . Результат пор зр дного сравнени  с выходов блока 9 принимаетс  на регистр 10 по синхроимп льсу 2, поступающему со второго выхода блока 13. Синх0 роимпульс 2 выдаетс  с определенной задержкой относительно синхроимпульса 1, достаточной дл  завершени  переходных процессов в ЭСЛ цеп х провер емого логического узла. Выходы регистра 10 поступа5 ют на сборку несовпадений 11, котора  формирует сигнал останова при наличии хот  бы одного несовпадени . В течение времени начальной установки провер емого логического узла сигнал останова блокиру0 етс  логическим О на втором выходе пульта блока управлени . По истечении времени начальной установки на втором выходе пульта управлени  устанавливаетс  логическа  ,если возникает сигнал останова, то про5 ход  через элемент 26 И-НЕ блока управлени , он блокирует работу счетчика 27 и последующий пуск генератора 2 псевдослучайного кода. Например, дл  узлов, требующих один синхроимпульс, формируютс  три типа временных диаграмм, показанных на

фиг. 2. В первом такте работы после импульса смены кода (ск) генератора 2 через врем  П, достаточное дл  установлени  ТТЛ сигналов в цеп х логического узла подаетс  синхроимпульс 1 на регистр 6 и через врем  То, достаточное дл  установлени  ЭСЛ сигналов в цеп х логического узла, подаетс  синхроимпульс 2 на регистр 10 (фиг. 2а). Таким образом контролируетс  задержка в комбинационной ЭСЛ логике между входами и выходами логического узла. Во втором такте после импульсов смены кода и синхроимпульс 1 через врем Т0 подаетс  синхроимпульс 3 и через такое же врем  после него синхроимпульс 2. Этим контролируютс  задержки ЭСЛ комбинационной логике между входами и триггерами логического узла, сами триггеры и комбинационна  логика между триггерами и выходами логического узла (фиг. 26). В третьем такте после импульса смены кода и синхроимпульса 1 через врем  Т0; идут два синхроимпульса 3 и далее аналогично синхроимпульс 2. В этом случае контролируютс  задержки между триггерами, работающими в цепочке триггеров друг на друга. В последующих тактах, указанные временные диаграммы циклически повтор ютс . Аналогичный принцип может быть применен дл  логических узлов, имеющих многоразовую систему синхронизации . С этой целью блок 13 синхронизации должен формировать соответствующие последовательности синхроимпульсов, которые с помощью блока 12 коммутации синхроимпульсов можно подать на любой вывод логического узла. В предлагаемом устройстве формируетс  четырехразна  система синхроимпульсов, при этом длительность Ti составл ет 2МКС, длительность синхроимпульсов 1, 2, 3, - 8 НС, а длительность Т0 - 48 НС. выбрана равной длительности такта ЭВМ. в состав которой вход т провер емые логические узлы.

Использование предлагаемого устройства обеспечивает по сравнению с существующими устройствами следующие преимущества: позвол ет провер ть логические узлы с ТТЛ и ЭСЛ сигналами на выводах; дл  ЭСЛ цепей формируетс  набор временных диаграмм, которые имитируют работу логического узла на реальной частоте ЭСЛ цепей; расширение функциональных возможностей устройства.

Claims (1)

1. Формула изобретени  Устройство дл  контрол  логических узлов , содержащее генератор псевдослучайного кода, блок управлени , первый блок преобразователей уровн , блок сравнени , эталонный узел и группу элементов И-НЕ, причем первый выход блока управлени  соединен с синхровходом генератора псевдослучайного кода, выход которого соединен с информационным входом элемента И-НЕ, выход которого соединен с управл ющим входом первого блока преобразователей,

   отличающеес  тем, что, с целью повышени  достоверности контрол  за счет фиксации динамической неисправности, введен второй и третий блоки преобразовани  уровней, два регистра, коммутатор,

   блок несовпадений, блок коммутации синхроимпульсов , блок синхронизации и четыре регистра управлени , причем выходы регистров управлени  подключены к управл ющим входам элемента И-НЕ, первого блока

   формирователей, третьего блока формировател  и коммутатора соответственно, первый и второй выходы которого соединены с входом-выходом устройства дл  подключени  к входам-выходам контролируемого логического узла и эталонного узла соответственно, выходы первого блока преобразователей уровней соединены с входами второго блока преобразователей уровн  и с первой и второй группами информационных входов коммутатора, выходы второго блока преобразователей соединены с информационными входами первого регистра, вход синхронизации которого соединен с первым выходом блока синхронизации, второй и третий выходы которого соответственно подключены к входам синхронизации второго регистра и блока коммутации синхроимпульсов , выходы первого регистра через третий блок преобразователей уровней

   соединены с третьей и четвертой группами информационных входов коммутатора и соответствующими выходами блока коммутации синхроимпульсов, а также с первыми и вторыми входами блока сравнени , выход

   которого через второй регистр подключен к входам блока индикации несовпадени  и блока несовпадений, выход которого соединен с входом блокировки блока управлени , второй выход которого соединен с входом

   пуска блока синхронизации, управл ющие входы первого, второго, третьего и четвертого регистров управлени  соединены с третьим выходом блока управлени , информационные входы первого, второго, третьего и четвертого регистров соединены с входами задани  начальных условий устройства .

   Фиг.1

   а

   т,

   «Л

   Физ.1

   1790783