SU1270761A1 - Устройство дл обработки диагностических сигналов - Google Patents

Устройство дл обработки диагностических сигналов Download PDF

Info

Publication number
SU1270761A1
SU1270761A1 SU853900461A SU3900461A SU1270761A1 SU 1270761 A1 SU1270761 A1 SU 1270761A1 SU 853900461 A SU853900461 A SU 853900461A SU 3900461 A SU3900461 A SU 3900461A SU 1270761 A1 SU1270761 A1 SU 1270761A1
Authority
SU
USSR - Soviet Union
Prior art keywords
block
input
symptom
output
unit
Prior art date
Application number
SU853900461A
Other languages
English (en)
Inventor
Владимир Эммануилович Городецкий
Геннадий Федорович Кривуля
Валерий Петрович Тыдыков
Владимир Петрович Немченко
Original Assignee
Научно-Исследовательский Электротехнический Институт Производственного Объединения "Хэмз"
Харьковский Ордена Трудового Красного Знамени Институт Радиоэлектроники Им.Акад.М.К.Янгеля
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Научно-Исследовательский Электротехнический Институт Производственного Объединения "Хэмз", Харьковский Ордена Трудового Красного Знамени Институт Радиоэлектроники Им.Акад.М.К.Янгеля filed Critical Научно-Исследовательский Электротехнический Институт Производственного Объединения "Хэмз"
Priority to SU853900461A priority Critical patent/SU1270761A1/ru
Application granted granted Critical
Publication of SU1270761A1 publication Critical patent/SU1270761A1/ru

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

Изобретение относитс  к цифро- 1ВЫМ системам автоматики и вычислительной техники и может быть использовано дл  диагностировани  неисправностей отдельных модулей этих систем. Цель изобретени  - уменьшение объема используемой пам ти и расширение функциональных возможностей за счет одновременной обработки нескольких выходных сигналов диагностируемой системы. Устройство содержит блок хранени  тестов, блок выделени  признака неисправности блок формировани  адреса эталонных признаков, блок пам ти эталонных признаков, блок с пам ти активизируемых модулей, блок счетчиков приближений, блок индика (Л ции, блок синхронизации. 1 з.п. ф-лы. 5 ил.

Description

to
о
а
Изобретение относитс  к цифровым системзм автоматики и вычислительной техники и может быть использовано дл диагностировани  неисправностей отдельных модулей этих систем.
Цель изобретени  - уменьшение объема используемой пам ти и расширение функциональных возможностей за счет одн6вреь енной обработки нескольких выходньгх сигналов диагнбстируемой системы.
На фиг. 1 представлена функциональна  схема предлагаемого устройства; на фиг. 2 - функциональна  схема блока вьщелени  признака неисправности; на фиг. 3 - 5 - функциональные схемы блока синхронизации, блока формировани  адреса эталонных признаков, блока счетчиков приближений .
Устройство (фиг. 1) содержит блок 1 пам ти тестов, блок 2 вьщелени  признака неисправности, диагностируемзло систему 3, блок 4 формировани  адреса эталонных признаков, блок 5 пам ти эталонных признаков, блок 6 пам ти активизируемых модулей блок 7 счетчиков приближений, блок 8 индикации, блок 9 синхронизации.
Блок выделени  признака неисправности (фиг. 2) содержит п узлов 10 вьщелени  признака неисправности, каждый узел 10 содержит элемент 11 задержки, элемент 12 сложени  по модулю два с инверсным выходом, элемент И 13, блок выделени  признака неисправности также содержит элемент ИЛИ 14 и элемент И 15. Блок синхронизации (фиг. 3) содержит элемент ИЛИ 16, одновибратор 17, элемент 18 задержки, удвоитель 19 частоты. Блок формировани  адреса эталонных признаков (фиг. 4) содержит счетчик 20 и дешифратор 21.,
Блок счетчиков приближений (фиг. 5) содержит п счетчиков 22 и п дешифраторов 23. .
В основу работы устройства положено использование тестов, построенных методом активизации путей. Этот метод заключаетс  в том, что тестовые наборы генерируютс  парами. Кажда  пара тестовых наборов имеет одинаковые значени  на всех входах диагностируемой системы, креме одного, на котором значени  на наборах пары противоположны (переключение) Смысл активации путей состоит в том-, что
значени  на входах подбираютс  такими , чтобы обеспечить продвижение переключени  с входа диагностируемой системы на ее выход. При наличии неисправности на таком активизированном пути переключени  на соответствующем выходе не произойдет
Блок 1 пам ти тестов содержит двоичные тестовые наборы, подаваемые на входы диагностируемой системы 3. Блок 5 пам ти эталонных признаков дл  каждой пары тестовых наборов содержит информацию, имеетс  ли .на каждом из выходов исправной диагностируемой системы 3 переключение 1-0 или 0-1. При наличии такого переключени  в разр де выходного слова, соответствуищем одному из выходов диагностируемой системы 3, находитс  1 , в противном случае 0.
Блок 6 пам ти активизируемых модулей дл  каждой пары тестовых наборов содержит информацию о модул х диагностируемой системы, активизируемых данной парой наборов. Активизируемым счй- аетс  модуль, в котором на данной паре тестовых наборов хот  бы на одной линии (св зи) происходит переключение 1-0 или 0-1, про вл ющеес  на одном из. выходов диагностируемой системы 3. Если модуль активизируетс  на данной паре тестовых наборов, то в разр де выходного слова, соответствующем данному модулю, находитс  1 в противном случае О.Таким образрм, блоки 1, 5 и 6 могут быть реализованы на перепрограммируемых ПЗУ. Объем блока 1 пам ти тестов равен (N х 2Nf,, где Ng - число входов диагностируемой .системы, N - число пар тестовых наборов. Объем блока 5 пам ти эталонных признаков равен (N« х ), где N число выходов диагностируемой системы. ОбЬем блока 6 пам ти активизируемых модухюй равен (N х |Х N(), где Nj - число модулей в диагностируемой системе.
Если на активизируемом пути в некотором модуле имеетс  константна  неисправность О шга 1, то ожидаемого переключени  на соответствующем выходе диагностируемой системы 3 не произойдет, т.е. путь не будет активизирован . Это указьгаает на наличие неисправности в одном из модулей, наход щихс  на активизируемсж пути.
3
Устройство работает следующим образом.
По сигналу блока 9 синхронизации из блока 1 пам ти тестов в диагностируемую систему 3 вьщаетс  пара тестовых наборов. Затем по другому сигналу блока 9 синхронизации на выходах блока 4 формировани  адреса эталонных признаков формируетс  адрес эталонной реакции на данную пару тестовьк наборов. Из блока 5 пам ти эталонных признаков по этому адресу извлекаетс  эталонный двоичный вектор наличи  переключений на выходах диагностируемой системы 3, который поступает на входы блока 2 выделени  признака неисправности. На другую группу входов этого блока с выходов диагностируемой системы 3 поступают реальные выходные сигналы. В блоке выделени  признака неисправности (фиг. 2) элемент 11 задержки обеспечивает задержку, равную временному интервалу между двум  тестовыми наборами каждой пары .Поскольку вход каждого такого элемента подключен к одному из выходов диагностируемой системы, реакции этого выхода на пару тестовых наборов одновременно поступ т на входы элемента 12 сложени  по модулю 2, на инверсном выходе которого образуетс  логическа  1 при отсутствии переключени  на выходе диагностируемой системы на данной паре тестовых наборов и логический О - при наличии такого переключени . Если в исправной диагностируемой системе на данном ее выходе при подаче пары тестовых наборов имеетс  переключение, то на вход элемента И 13 из блока 5 пам ти эталонных признаков поступит логическа  1, что даст на выходе узла 10 выделени  признака неисправности логическую 1, свидетельствующую о наличии неисправности на пути активизируемом данной парой тестовых наборов.. Этот признак неисправности проход  через элемент ИЛИ 14, обеспечивающий мультиплексирование таких признаков по всем выходам диагностируемой системы, поступает на вход элемента И 15, Назначение этого элемента - обеспечить.вьодачу признаков неисправности (непереключени  выхода ) в св зи с каждой парой тестовых наборов, но не в св зи с последовательными тестовьми наборами соседних
61 . 4
пар. Дл  этого на второй вход элемента И 15 поступает сигнал (логичео г ка  1) с блока 9 синхронизации, сви-. детельствующий об окончании обработки реакции диагностируемой системы на данную пару тестовых наборов.
Если сигнал с выхода блока вьоделени  признака неисправности (фиг. 1) содержит признак неисправности (логическа  1), то по адресу,- сформиро-i ванному в блоке А формировани  адреса эталонных признаков, в блоке б пам ти активизируемых модулей выбираетс  двоичное слово, разр дность
которого равна числу модулей в диаг- ностируемой системе 3.Наличие.единицы в разр де этого слова свидетельствует о том, что соответствующий модуль находитс  на пути, активизируемом данной парой тестовых наборов, Таким образом, на выходы блока пам ти активизируемых модулей 6 поступает слово, единичные разр ды которого указывают на модули, лежащие на
пути, активизаци  которого не произошла , т.е. подозреваемые в наличии неисправности.
Блок 7 счетчиков приближений представл ет собой поразр дньй сумматор, дл  каждого из модулей диагностируемой системы 3 указывающий на число неактивизированных путей, проход щих через данный модуль. Возможна  структура блока 7 показана на фиг. 5.
5 Образующа с  на выходе блока 7 совокупность дес тичных значений представл ет собой некоторую функцию состо ни  диагностируемой системы, котора  выдаетс  на блок 8 индикации
0 после окончани  проверки диагностируемой системы 3 по сигналу с блока 4 адреса эталонных признаков. .
Наблюда  значение функции состо  ни  на блоке 8 индикации, оператор может установить неисправности какого модул  (модулей) эта функци  соответствует .
Таким образом, переход к укрупнен-. ной модели неисправности (aктивJИзй- зируемый путь вместо отдельной .неисправности ) позвол ет диагностировать неисправности произвольной кратности, 5 а укрупнение разбиени  диагностируемых систем на модули позвол ет сократить объем запоминаемой информации и аппаратурные затраты.
. s

Claims (2)

1. Устройство дл  обработки диагностических сигналов, содержащее блок синхронизации, блок формировани  адреса эталонных признаков, блок пам ти эталонных признаков, блок пам ти тестов, .блок счетчиков приближений , блок индикации, пртгчем вход запуска блока синхронизации  вл етс  входом запуска устройства, первый выход блока синхронизации соединен с входом синхронизации блока формировани  адреса эталонных признаков ,группа информационных выходов которого соединена с адресными входами блока пам ти эталонных признаков, второй выход блока синхронизации соединен с входом синхронизации блока пам ти тестов, информационные выход которого соединены с информационными входами диагностируемой системы, информационные выходы блока счетчиков приближений соединены с группой информационных входов блока индикации , выход конца контрол  блока формировани  адреса эталонных признаков соединен с управл ющим входом блока индикации, отличающеес  тем, что, с целью уменьшени  объема используемой пам ти и расширени  функциональных возможностей за счет одновременной обработки нескольких выходных сигналов диагностируемой
системы, устройство содержит блок
„ пам ти активизируемых модулей и блок
вьщелени  признака неисправности, причем третий вьпсод блока синхронизации соединен с разрешающим входом блока выделени  признака неисправности , перва  и втора  группы информационных входов блока вьщелени  признака неисправности соединены с информационными выходами соответственно диагностируемой систем1  и блока пам ти эталонных признаков, вы127076Г
ход блока вьщелени  признака неисправности соединен с информационным входом блока пам ти активизируемых модулей, адресные входы которого соединены с группой информационных выходов блока формировани  адреса эталонных признаков, информационные выходы блока пам ти активизируемых модулей соединены с информационными входами блока счетчиков приближений.
2. Устройство по п. 1, отличающеес  тем, что блок выделени  признака неисправности содержит п узлов вьщелени  признака неисправности , где п - число выходов диагностируемой системы, элемент ИЛИ и элемент И, каждый- i-й у ел вьщеле- ни  признака неисправности () содержит элемент задержки, элемент сложени  по модулю два с инверсией и элемент И, причем вход i-ro элемента задержки подключен к i-му входу первой группы информационных входов блока .вьщелени  признака неисправности , выход i-ro элемента задержки соединен с первым входом i-го элемента сложени  по модулю два, инверсный выход которого соединен с первым входом i-ro элемента И, второй вход которого подключен к i-му входу второй группы информационных входов блока вьщелени  признака неисправности, i-й вход первой группы информационных входов блока выделени  признака неисправности подключен к второму входу i-ro элемента сложени  по модулю два, вьрсоды с первого по п-й элементов И соединены с входами элемента ИЛИ, выход которого соединен с первым входом элемента И, второй вход которого подключен к входу разрешени  блока выделени  признака неисправности, выход элемента И  вл етс  выходом блока вьщелени  признака неисправности,Lr
11
Пуск
16
5блон2
18
5$лон1
19
В 6/1 он Ч
Фиг. 15
Фи2.5
SU853900461A 1985-05-29 1985-05-29 Устройство дл обработки диагностических сигналов SU1270761A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853900461A SU1270761A1 (ru) 1985-05-29 1985-05-29 Устройство дл обработки диагностических сигналов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853900461A SU1270761A1 (ru) 1985-05-29 1985-05-29 Устройство дл обработки диагностических сигналов

Publications (1)

Publication Number Publication Date
SU1270761A1 true SU1270761A1 (ru) 1986-11-15

Family

ID=21179011

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853900461A SU1270761A1 (ru) 1985-05-29 1985-05-29 Устройство дл обработки диагностических сигналов

Country Status (1)

Country Link
SU (1) SU1270761A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 892447, кл. G 06 F 11/26, 1981. Авторское свидетельство СССР № 546895, кл. G 06 F 15/46, 1977, *

Similar Documents

Publication Publication Date Title
US4849979A (en) Fault tolerant computer architecture
US4926425A (en) System for testing digital circuits
GB2100485A (en) Pseudorandom number generator
JPH0536753B2 (ru)
EP0297398B1 (en) A processing pulse control circuit
SU1270761A1 (ru) Устройство дл обработки диагностических сигналов
US3814920A (en) Employing variable clock rate
JP3185426B2 (ja) メモリデバイス検査用データ転送回路
RU2127447C1 (ru) Система диагностирования цифровых устройств
EP0430843B1 (en) Method and apparatus for fault testing microprocessor address, data and control busses
JPH1164450A (ja) 半導体試験装置
RU2109329C1 (ru) Устройство для диагностирования дискретных блоков
GB2164474A (en) Circuit testing
SU769493A1 (ru) Устройство дл диагностики неисправностей дискретных объектов
SU892447A1 (ru) Устройство дл диагностировани логических узлов
US20050071716A1 (en) Testing of reconfigurable logic and interconnect sources
SU1070562A1 (ru) Устройство дл контрол логических блоков
SU902018A1 (ru) Устройство дл контрол логических блоков
SU1474645A1 (ru) Устройство дл распределени заданий между процессорами
SU1129616A1 (ru) Устройство дл контрол логических узлов
SU822192A1 (ru) Устройство дл контрол интерфейса
SU1522209A2 (ru) Система дл контрол сложных релейных распределителей
SU1451772A1 (ru) Логическое запоминающее устройство
SU1539819A1 (ru) Устройство дл контрол работы оператора
SU1111171A1 (ru) Устройство дл контрол цифровых узлов