SU902018A1 - Устройство дл контрол логических блоков - Google Patents

Description

I

Изобретение относитс  к вычислительной технике, в частности к устройствам дл  обнаружени  ошибок и контрол  логических блоков.

Известно устройство дл  обнаружени  ошибок в выходной последовательности цифровых узлов, содержащее регистр сдвига и сумматор по модулю два в цепи обратной св зи, вход сумматора подключен к выходу контролируемого узла, выходы регистра через де- шифратор подключены к индикатору эталонных сигнатур 1 .

Недостатком данного устройства  вл етс  то, что оно обеспечивает возможность контрол  информации только одного из каналов контролируемого цифрового блока.

Наиболее близким к предлагаемому устройству  вл етс  устройство дл  контрол  цифровых блоков, содержащее генератор тестов, выходы которого подключены ко входу блока управлени  Ик входам эталонного и контролируемого блоков, выходы которых через блок сравнени  подключены к блоку регистрации и индикации, шйходы эталон ного блока через блок пирамидальной свертки по модулю два подключены к одному из входов сумматора, который включен в цепь обратной св зи регистра сдвига, выхо/ регистра через дешифратор подключены к индикатору исправности эталонного блока, а выходы

10 блока управлени  соединены с управл ющим входом генератора тестов и регистра сдвига f 2.

Недостатком известного устройства  вл етс  невозможность обнаружени 

IS ошибок, по вл ющихс  одновременно на двух, четырех и т.д. выходах контролируемого эталонного блока. Это происходит вследствие компенсации ошибок кратных двум в блоке пирамидальной свертки , котора  производит сложение по модулю два выходных последовательностей всех выходов эталонного блока. 3 Цель изобретени  - повышение дос товерности контрол . Поставленна  цель достигаетс  тем что 8 устройство дл  контрол  логических блоков, содержащее блок управ лени , генератор тестов, блоки сравнени , блок регистрации сбоев, индикатор ошибок, сумматор, регистр сдви га, дешифратор, индикатор исправноети эталонного блока, индикатор ошибо и эталонный блок, причем первый вход блока управлени   вл етс  входом Пуск устройства, второй вход блока управлени , первый вход генератора tecTOB, первый вход блока регистраци сбоев и первый вход регистра сдвига  вл етс  установочным входом устройства , первый выход блока управлени  подключен ко второму входу генератора тестов, первый выход которого под ключен к первым входам эталонного блока, контролируемого блока и к третьему входу блока управлени , чет вертый вход которого соединен со вто рым входом контролируемого блока, вторым входом генератора тестов и вторым входом эталонного блока, перва  группа выходов которого подктшмена к первой группе входов каждого блока сравнени , втора  группа входо каждого из которых соединена с группой выходов контролируемого блока, группа выходов каждого блока сравнени  подключена к группе входов блока регистрации сбоев, выход которого соединен со входом индикатора ошибок вход индикатора исправности эталонного блока подключен к выходу дешифратора , группа входов которого соединена с группой выходов регистра сдв га, первый выход которого подключен к первому входу сумматора, второй вход которого соединен со втором выходом регистра сдвига, информационный вход которого подключен к выходу сумматора, введены распределитель потенци алов, формирователь пакета импульсов и мультиплексор, причем первый выход блока управлени  подключен ко входу формировател  пакета импульсов, выход которого подключен ко входу распределител  потенциалов и сдвиговому входу регистра сдвига, выход распределител  потенциалов под ключен к п тому входу блока управлени , группа выходов распределител  потенциалов подключена к группе управл ющих .входов мультиплексера. 84 группа информационных входов которого соединена со второй группой выходов эталонного блока, выход мультиплексора соединен со входом сумматора . Блок управлени  содержит дешифратор , элемент И, элемент задержки, триггер и генератор импульсов, входы дешифратора  вл ютс  соответственно третьим и четвертым входами блока управлени , выход дешифратора подключен к установочному входу триггера, первый вход триггера  вл етс  вторым входом блока, первый вход которого  вл етс  вторым входом триггера, третий вход которого подключен ко входу элемента задержки и  вл етс  п тым входом блока, выход которого подклю1чен к четвертому входу триггера, выход которого подключен к первому вхоДУ элемента И, второй вход ко.торого соединен с выходом генератора тактовых импульсов, выход элемента И  вл етс  первым выходом блока управлени . На фиг. 1 представлена блок-схема устройства; на фиг, 2 - то же, блок управлени ; на фиг. 3 - блок формировани  пакета импульсов. Устройство содержит генератор тестов, блок 2 управлени , эталонный блок 3, контролируемый блок Ц, блоки 5 сравнени , блок 6 регистрации сбоев, индикатор 7 ошибок, формирователь 8 пакета импульсов, распределитель 9 потенциалов, мультиплексор 10, сумматор 11, регистр 12 сдвига, индикатор 13 исправности эталонного блока, дешифратор 14, установочный вход 15, пусковой вход 16. Блок управлени  содержит дешифраfop 17 элемент 18 И, генератор 19 тактовь1Х импульсов, элемент 20 задержки и триггер 21. Блок формировани  содержит генератор 22 импульсов сдвига, элемент 23 И, двоичный счетчик 2, R-S триггер 25. Устройство работает следующим образом. При поступлении команды на вход 16 импульс тактовой частоты поступает на генератор 1 тестов и на вход формировател  8 пакета импульсов .. Формирователь 8 вырабатывает пакет импульсов, соответствующий числу N выходных каналов контролируемого блока. Пакет импульсов поступает на распределитель 9 потенциалов. Сигналы с выходов распределител  9 последовательно с 1 по N-ый разр д п даютс  на управл ющие входы мультиплексора 10, который представл ет собой N двухвходовых схем и с последу щим объединением по ИЛИ. Ответна  реакци  контролируемого блока на пер вую тестовую комбинацию последовательно с1 по N-ый выходные каналы вводитс  через сумматор 11 в регкстр 12, Одновременно на вход Сдви регистра 12 поступает пакет импульсов с выхода формировател  8, Инфор маци , поступивша  на вход сумматора IV, записываетс  и сжимаетс  в регистре 12 при помощи цепей обратной св зи через сумматор 11. Сигнал с последовательного М-го разр да распределител  9 потенциалов поступает на блок управлени  2, который вырабатывает второй импульс тактово ( частоты. Этот цикл повтор етс  до момента по влени  на выходах генератора 1 определенной кo бйнaции сигналов , соответствующих последнему ,тесту. В регистре 12 остаетс  записанным , двоичное число (сигнатура), определ ющее правильность функциони ровани  блока 3. При соответствии сигнатуры эталонному значению срабатывает дешифратор И и индикатор 13 исправности блока 3. Генератор 1 вырабатывает тестовы последовательности, поступающие на идентичные входы блоков 3 и . Ответные реакции блоков 3 и сравниваютс  между собой блоками 5 сравне ни , и в случае рассогласовани  в к налах, сбои регистрирует блок 6. Пр совпадении выходных реакций блоков и k срабатывает индикатор 7. При поступлении сигнала установк начального состо ни  на вход 15, тр гер 21 устанавливаетс  в нулевое 1состо ние, запрада  прохождение им пульсов тактового генератора 19 через элемент И 18. С поступлением сигнала Пуск по шине 16, триггер переключаетс  и разрешает прохождение первого тактового импульса на вход формировател  пакета импульсов Дешифратор 17 вырабатывает едини ный сигнал при по влении на его вхо дах комбинации двоичных сигналов, соответствующих последнему тесту. Сигнал с дешифратора 17 поступает н R - вход триггера 21 и устанавливает его Q - выход в нулевое состо ние , останавлива  тем самым дальней шее прохождение импульсов тактового енератора 19 через элемент И 18. лемент 20 задержки определ ет часоту переключени  генератора тестов 1. Триггер 25 устанавливаетс  в едиичное состо ние в момент прихода ервого тактового импульса. При этом мпульсы сдвига с генератора 22 чеез элемент И 23, поступают на вход воичного .счетчика 2 и на выход ормировател  8. Импульс переполнени  счетчика 2 с разр да, выбранного в соответствии с; формулой , где п - число разр дов счетчика, переключает триггер 25 в нулевое состо ние. Выдача пакета импульсов формирователем 8,пре1фаи1аетс  до поступлени  следующего тактового импульса . Предлагаемое устройство o6ecnei iвает контроль одновременно двух цифpoBbtx блоков, выдава  информацию о гравильности функционировани  первого из блоков в виде сигнатуры, а другого по ответным реакци м на входные тесты сравниваемым с первым блоком.Последовательный опрос каждого выходного канала блока 3 при помощи мультиппек сора 10 исключает возможность взаим ной компенсации ошибок, возникших на нескольких каналах одновременно. 8 то же врем  сигнатура, полученна  после окончани  тестировани , характеризует состо ние всего блока, а не только М-го канала. Такое решение позвол ет отказатьс  от устройств хранени  сигнатур, характеризующих функционирование каждого канала. ФЬрмула изобретени  1, Устройство дл  контрол  логических блоков, содержащее блок управлени , генератор тестов, блоки срав нени , блок регистрации сбоев, индикатор ошибок, сумматор, регистр дешифратор, индикатор исправности эталонного блока, индикатор ошибок и эталонный блок, причем первый вход блока управлени   вл етс  входом Пуск устройства, второй вход блока управлени) , первый вход генератора тестов, первый вход блока регистрации сбоев и первый вход регистра сдвига  вл етс  установочным входом устройства, первый выход блока управлени  подключен ко второму входу геМератора тестов, первый выход которого 9 подключен к первым входам эталонного блока, контролируемого блока и к третьему входу блока управлени , чет вертый вход которого соединен со вто рыИ входом контролируемого блока, вторым входом генератора тестов и вторым входом эталонного блока, перва  группа выходов которого подключена к первой группе входов каждого блоКа сравнени , втора  группа входо каждого из которых соединена с группой выходов контролируемого блока, группа выходов каждого блока сравнени  подключена к группе входов блока регистрации сбоев, выход которого соединен со входом индикатора ошибок вход индикатора исправности эталонного блока подключен к выходу дешифратора , группа входов которого соединена с группой выходов регистра сдвига, первый выход которого подключен к первому входу сумматора, второй вход которого соединен со вторым выходом регистра сдвига, информационный вход которого подклю ,чен к выходу сумматора, о т л и чающеес  тем, что, с целью повышени  достоверности контрол , в устройство введены распределитель по тенциалов, формирователь пакета импульсов и мультиплексор, причем пери й выход блока управлени  подключен ко входу формировател  пакета импульсов, выход которого подключен ко входу распределител  потенциалов и сдвиговому входу регистра сдвига, выход распределител  потенциалов под ключен к п тому входу блока управле88 ни , группа выходов распределител  потенциалов подключена к группе управл ющих входов мультиплексора, группа информационных входов которого соединена со второй группой выходов эталонного блока, выход мультиплексора соединен со входом сумматора. 2. Устройство по п.1, о т л и чающеес  тем, что блок управлени  содержит дешифратор, элемент И, элемент задержки , триггер и генератор импульсов, входы дешифратора  вл ютс  соответственно третьим и четвертым входами блока управлени , выход дешифратора подключен к установочному входу триггера, первый вход триггера  вл етс  вторым входом блока, первый вход которого  вл етс  вторым входом триггера, третий вход которого подключен ко входу элемента задержки и  вл етс  п тым входом блока, выход которого подключен к четвертому входу триггера, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход элемента И  вл етс  первым выходом блока управлени . Источники информации, прин тые во внимание при экспертизе 1.Электроника. М., Мир, №5, 1977. 2. Авторское свидетельство СССР , кл. G 06 F 15/46, 1978 (прототип).

15 1В

(puz.i

П

(ui,2.

2

23

74 Ч

Claims (2)

1. Устройство для контроля логических блоков, содержащее блок управления, генератор тестов, блоки сравнения, блок регистрации сбоев, индикатор ошибок, сумматор, регистр сдви*· га дешифратор, индикатор исправности эталонного блока, индикатор ошибок и эталонный блок, причем первый вход блока управления является входом Пуск устройства, второй вход блока управления, первый вход генератора тестов, первый вход блока регистрации сбоев и первый вход регистра сдвига является установочным входом устройства, первый выход блока управления подключен ко второму входу генератора тестов, первый выход которого

Ί подключен к первым входам эталонного блока, контролируемого блока и к третьему входу блока управления, четвертый вход которого соединен со вторым входом контролируемого блока, вторым входом генератора тестов и вторым входом эталонного блока, первая группа выходов которого подключена к первой группе входов каждого блока сравнения, вторая группа входов каждого из которых соединена с группой выходов контролируемого блока, группа выходов каждого блока сравнения подключена к группе входов блока регистрации сбоев, выход которого соединен со входом индикатора ошибок, вход индикатора исправности эталонного блока подключен к выходу дешифратора, группа входов которого соединена с группой выходов регистра сдвига, первый выход которого подключен к первому входу сумматора, второй вход которого соединен со вторым выходом регистра сдвига, информационный вход которого подключен к выходу сумматора, отливающееся тем, что, с целью повышения достоверности контроля, в устройство введены распределитель потенциалов, формирователь пакета им- зо пульсов и мультиплексор, причем первый выход блока управления подключен ко входу формирователя пакета импульсов, выход которого подключен ния, группа выходов распределителя потенциалов подключена к группе управляющих входов мультиплексора, группа информационных входов которого 5 соединена со второй группой выходов эталонного блока, выход мультиплексора соединен со входом сумматора.

2. Устройство по п. 1, о т л и 10 чающееся тем, что блок управления содержит дешифратор, элемент И, элемент задержки , триггер и генератор импульсов, входы дешифратора являются соответственно третьим и

15 четвертым входами блока управления, выход дешифратора подключен к установочному входу триггера, первый вход триггера является вторым входом блока, первый вход которого является 20 вторым входом триггера, третий вход которого подключен ко входу элемента задержки и является пятым входом блока, выход которого подключен к четвертому входу триггера, выход ко25 торого подключен к первому входу элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход элемента И является первым выходом блока управления.