RU1778765C - Устройство дл проверки монтажа - Google Patents

Abstract

Изобретение относитс  к автоматике и предназначено дл  проверки электрического монтажа систем телемеханики и устройств автоматики. Цель изобретени  - расширение функциональных возможностей устройства за счет введени  ускоренного контрол  монтажа. Цель достигаетс  тем, что в устройство, содержащее первый триггер, первый элемент ИЛИ, генератор, элемент И, блок буферной пам ти, блок сравнени , элемент задержки, блок пам ти и ввода тестов и счетчик номера тестов, введены вторые три.ер и элемент ИЛИ, элемент И-НЕ, блок индикации и дешифратор номера инициативных контактов. 3 ил.

Description

Изобретение относитс  к автоматике и предназначено дл  проверки электрического монтажа систем телемеханики и устройства автоматики.

Известно устройство дл  обнаружени  неисправностей в электрическом монтаже, содержащее регистр, блоки ввода, вывода, управлени , схему сравнени , логические элементы, генератор импульсов и регистратор гальванических св зей.

Недостатком этого устройства  вл етс  то. что вывод ошибок монтажа на печать осуществл етс  в условных адресах и, как следствие, требуютс  специальные переводные таблиь ы дл  расшифровки, в результате чего уменьшаетс  быстродействие устройства.

По техническому решению наиболее близким к преложенному устройству  вл етс  устройство дл  проверки электрических цепей, содержащее эталонный объект,

соединенный входом с первым выходом блока управлени , а выходом - с первым входом элемента несовпадени , второй вход которого подключен к входу устройства , выход элемента несовпадени  подключен к первому входу первого элемента И, выход которого соединен с первым входом элемента ИЛ И, второй вход первого элемента И подключен через дешифратор к выходу счетчика, счетный вход которого соединен с выходом второго элемента И, входы которого подключены соответственно к выходу генератора тактовых импульсов, входу блока управлени , выходу триггера, а также два элемента И, регистр неисправностей и элемент задержки, второй выход блока управлени  и выход элемента несовпадени  соединены соответственно с входами третьего элемента И, подключенною выходом к второму входу элемента ИЛИ, выход которого соединен через элемент задержки с перХ| 00

ч о ел

вым входом триггера и первым входом четвертого элемента И, подключенного выходом к входу регистра неисправностей, выход старшего разр да счетчика подключен к второму выходу триггера, выход которого соединен с вторым входом четвертого элемента И, выход счетчика соединен с адресным входом регистра неисправностей,

Недостатком прототипа  вл ютс  малые функциональные возможности и низкое быстродействие.

Цель изобретени  - расширение функциональных возможностей устройства за счет введени  режима ускоренного контрол  монтажа.

Цель достигаетс  тем, что в устройство, содержащее генератор импульсов, элемент И, счетчик номера теста, первый триггер, выходом соединенный с первым входом элемента И, второй вход и выход которого подключен соответственно к выходу генератора импульсов и счетному входу счетчика номера теста, выходом соединенного с первым информационным входом блока буферной пам ти состо ний, блок сравнени , соединенный первым информационным входом с выходом эталонного сигнала блока буферной пам ти тестов, элемент задержки и первый элемент ИЛИ, вновь введены второй триггер, блок индикации, второй элемент ИЛИ, элемент И-НЕ и дешифратор номера инициативных контактов, причем установочный вход чтороготриггера  вл етс  первнм входом режима устройства и соединен с первым входом первого элемента ИЛИ, второй вход и выход которого соединены соответственно с вторым входом режима устройства и установочным входом первого триггера, входы сброса первого и второго триггеров подключены к выходу второго элемента ИЛИ, первый вход которого соединен со входом сброса устройства и входом сброса блока буферной пам ти состо ний , а второй вход - с выходом Конец теста блока буферной пам ти тестов, информационным входом и выходом подключенного соответственно к выходу счетчика номера теста и входу дешифратора номера инициативных контактов, выход которого и второй информационный вход блока сравнени  образуют вход-выход устройства дл  подключени  ко входу-выходу провер емого монтажа, разрешающий вход блока сравнени  соединен через элемент задержки с выходом элемента И, третьим входом подключенного к выходу элемента И-НЕ, первый вход которого соединен с выходом второго триггера, а второй вход- с выходом Есть неисправность блока сравнени  и тактовым входом блока буферной пам ти

состо ний, второй информационный вход которого подключен к выходу Код неисправности блока сравнени , и первому информационному входу блока индикации,

вторым информационным входом соединенного с выходом счетчика номера тестов. При проведении патентных исследований за вители не обнаружили технические решени , известные в науке и технике со

0 сходными признаками. В св зи с этим можно сделать вывод, что за вл емое техническое решение обладает существенными отличи ми.

На фиг. 1 приведена блок-схема предла5 гаемого устройства: на фиг. 2 - принципиальна  схема блока пам ти и ввода тестов; на фиг. 3-блок-схема блока буферной пам ти .

Предлагаемое устройство (фиг.1) содер0 жит первый элемент ИЛИ 1, второй элемент ИЛИ 2, первый SR-триггер З, второй SR- триггер 4, генератор 5, элемент И 6, счетчик 7 номера тестов, блок 8 пам ти и ввода тестов, дешифратор 9 номера инициатив5 ных контактов, провер емый монтаж 10, элемент И-НЕ 11. элемент 12 задержки, блок 13 сравнени , блок 14 буферной пам ти , блок 15 индикации, вход 16 контрол , вход 17 Наладка, вход 18 Сброс, S-вход

0 первого триггера 3 соединен с первым входом первого элеме та ИЛИ 1 и  вл етс  входом Наладка устройства, второй вход первого элемента ИЛИ 1  вл етс  входом Контроль устройства, выход второго эле5 мента ИЛИ 2 подан на S-вход второго триггера 4, R-зход которого соединен с R-входом первого триггера 3 и поступает с выхода второго элемента ИЛИ 2, выход первого триггера 3 поступает на первый вход эле0 мента И-НЕ 11, выход которого поступает на третий вход элемента И б, второй вход которого поступает с выхода генератора 5, а первый вход - с выхода второго триггера 4, выход элемента И 6 поступает на входы

5 счетчика 7 номера тестов и элемента 12 задержки , выход которого подан на вход разрешени  блока 13 сравнени , выход счетчика 7 номера тестов поступает на вход блока 8 пам ти и ввода тестов, на третий

0 вход блока 14 буферной пам ти и на первый вход блока 15 индикации, второй вход которого соединен с выходом блока 13 сравнени  и вторым входом блока 14 буферной пам ти, первый выход блока 8 пам ти и вво5 да тестов поступает на второй вход второго элемента ИЛИ 2, первый вход которого  вл етс  входом 18 Сброс устройства и соединен с входами сброса счетчика 7 номера тестов и блока 14 буферной пам ти, второй выход блока 8 пам ти и ввода тестов подан

на вход дешифратора 9 номера инициативного контакта, выход которого соединен с входом провер емого монтажа 10 и с вторым входом блока 13 сравнени , первый вход которого поступает с третьего выхода блока 8 пам ти и ввода тестов, выход Есть неисправность блока 13 сравнени  поступает на второй вход элемента И-НЕ и на первый вход блока 14 буферной пам ти.

Функциональное значение основных узлов устройства следующее.

Генератор 5 предназначен дл  генера- ции тактовых импульсов.

Элемент И 6 предназначен дл  разрешени  и запрета работы устройства.

Счетчик 7 номера тестов предназначен дл  выбора очередного теста с блока 8 пам ти и ввода тестов.

Блок 8 пам ти и ввода тестов предназначен дл  хранени  тестов (тест-программы ). Блок 8 может представл ть собой, например, отдельный модуль на посто нных запоминающих элементах.

Дешифратор 9 номера инициативных контактов предназначен дл  дешифрации двоичного кода номера инициативных контактов в позиционный код.

Элемент 12 задержки предназначен дл  разрешени  работы блока сравнени  после уравновешивани  сигналов на контактах провер емого монтажа 10. Врем  уравновешивани  Ту вычисл етс  по формуле

Гу -- П Тэл ,

где п - максимальное возможное число последовательно соединенных элементов в тракте выбора и подачи тестовых сигналов на провер емый монтаж 10 и блок 13 сравнени ;

Тэл - максимальное врем  задержки одного элемента серии, на базе которой построено устройство.

Блок 13 сравнени  предназначен дл  сравнени  сигналов с контактов провер емого монтажа 10 с эталонными сигналами, поступающими с выхода блока 8 пам ти и ввода тестов. На выходах блока 13 сравнени  формируютс  номера недостающих (со знаком -) и лишних (со знаком +) контактов текущего текста и сигнал о наличии недостатков в данном гесте. При нормальном прохождении теста, если не имеетс  ошибок в провер емом монтаже, на выходах блока 13 сравнени  сигнал не формируетс .

Блок 14 буферной пам ти предназначен дл  запоминани  номера неправильно прошедших тестов и данные о несоответстви х (неисправност х) с целью дальнейшего использовани .

Блок 14 буферной пам ти пр мого отношени  к контролю не имеет, предназначен дл  запоминани  данных о неисправност х провер емого монтажа дл  дальнейшего

ввода во внешнее устройство с целью их анализа, введени  статистики и др.

Блок 14 физически представл ет собой функционально законченный модуль, который может сниматьс  дл  вставлени  во

0 входной разъем внешнего устройства.

На фиг. 3 приведена принципиальна  схема блока 14. Он содержит элемент 17 задержки, счетчик с дешифратором 28, первую группу элементов И 29, группу элемен5 тов пам ти 30, вторую группу элементов И 31, группу разв зочных диодов 32, тактовый вход 33, вход сброса 18, вход/выход номеров неисправных (не прошедших) тестов 34, вход/выход данных о неисправност х 35.

0 Вход элемента 27 задержки поступает с входа 33, выход элемента 27 поступает на счетный вход счетчика 28, выходы (1 ...т) которого соответственно поступают на входы разрешени  элементов И 29-1, 31-1295 т, 31-т. Входы 35 и 36 поступают на входы

элементов И 29-129-т.

Выходы элементов И 29-129-т соответственно поступают на входы пам ти 30- 1,...,30-т, выходы которых соответственно

0 поступают на входы элементов И 31- 1,...,31-гл, выходы которых поразр дно через диодную группу 32 соедин ютс  между собой и поступают на выходы 34 и 35. Вход сброса 18 поступает на входы сброса счет5 чика 28 и элементов пам ти 29-129-гл.

Блок работает в двух режимах:

а)режим приема (при контроле жгута);

б)режим выдачи (при выдаче информации во внешнее устройство).

0Рассмотрим принцип работы блока в отдельных режимах. Режим приема.

В этом режиме блок 14 находитс  в составе устройства, в начале контрол  жгута

5 на вход 18 поступает сигнал сброса, который сбрасывает счетчик с дешифратором 28 и группу элементов пам ти 30. Из счетчика 7 номера тестов на вход 34 поступает номер текущего теста, с второго выхода блока 13

0 сравнени  на вход 35 поступают данные о неисправности (при ее обнаружении), а с первого выхода блока 13 сравнени  на тактовый вход 33 поступает сигнал Есть неисправность , который через элемент

5 задержки 27 (после уравновешивани  информационных сигналов) поступает на вход счетчика с дешифратором 28, на выходе которого формируетс  сигнал адреса  чейки пам ти, в которую должна записыватьс  ин- формаци  (номер неисправного теста и данные о неисправност х) Этот сигнал открывает соответствующую группу элементов И 29, информаци , проход  через них записываетс  в соответствующую пам ть из группы 30.

Режим выдачи.

В этом режиме внешнее устройство на тактовый вход 33 подает по одному импульсу и снимает информацию с выходов 34 и 35, Это происходит следующим образом. По поступлении импульса на выход 33 он проходит на вход счетчика с дешифратором 28, на выходе которого формируетс  сигнал адреса , с которого должна сниматьс  информаци . Этот сигнал открывает соответствующие элементы И из группы 31 (одновременно открываютс  и элементы И из группы 29, но это ничему не мешает), информаци  из соответствующей пам ти из группы 30 проходит через эти элементы и соответствующие разв зочные диоды из группы 32, поступает на выводы 34 и 35, играющие в этом случае роль выхода.

При надобности сброс блока пам ти 14 осуществл етс  путем подачи импульса на вход 18 сброса.

Блок 15 индикации предназначен дл  визуального наблюдени  номеров и несоответствий неправильно прошедших тестов.

Дешифратор 19 номера тестов предназначен дл  дешифрации двоичного кода номеров тестов, поступающих с выхода счетчика 7 номера тестов, в позиционный код дл  выбора соответствующего теста с регистра 20 при помощи элементов И 21,

Регистр 20 предназначен дл  хранени  тестов (тест-программ). Рассмотрим принцип работы устройства.

Устройство работает в следующих режимах:

-режим контрол ;

-режим наладки.

В начале работы в каждом режиме на вход 18 Сброс подаетс  сигнал Сброс, который приводит к исходное состо ние первый и второй триггеры 3 и 4 (через элемент ИЛИ 2), счетчик 7 номера тестов и блок 14 буферной пам ти.

После этого устройство готово к работе и можно организовать нужный режим работы . Ниже описываетс  принцип работы устройства в различных режимах.

Режим контрол .

В этом режиме на вход 17 подаетс  сигнал , который вводит второй триггер 4 (через элемент ИЛИ 1), высокий потенциал с выхода которого поступает на первый вход элемента И б. Низкий потенциал с выхода первого триггера 3 поступает на первый вход элемента И-НЕ 11, а на выходе - высокий потенциал, который поступает на третий вход элемента И 6 Импульс, поступающий с выхода генератора 5, проходит через элемент И 6 на вход счетчика 7 номера тестов На выходе счетчика 7 формируетс  двоичный код номера очередного теста, который, поступа  на вход блока 8 пам ти и ввода тестов, выбирает очередной тест Двоичный код инициативного контакта с

второго выхода блока 8 поступает на вход дешифратора 9, позиционный код с выхода которого подаетс  на провер емый монтаж 10 и на второй вход блока сравнени  13. Эталонна  информаци  с третьего выхода

блока 8 поступает на первый вход блока 13 сравнени . Через Ту времени (врем  уравновешивани ) задержанный элементом 12 импульс , поступа  на третий вход блока 13 сравнени , разрешает его работу.

Если сигналы(потенциалы)на контактах провер емого монтажа 10 соответствуют эталонным, то на выходе блока 13 сравнени  не формируетс  никакой сигнал,

Поступлением очередного импульса от

генератора 5 на выходе блока 7 формируетс  двоичный код очередного теста и работа продолжаетс  аналогичным образом, Если на провер емом монтаже есть ложные св зи , то потенциалы на его контактах будут

отличатьс  от эталонных, в результате чего по поступлении с выхода элемента 12 задержки сигнала разрешени  на первом выходе блока 13 сравнени  формируетс  сигнал Есть неисправность , а на втором выходе

данные о неисправност х На блок 15 индикации выходит номер теста, поступающий с выхода счетчика 7 номеров тестов, и данные о неисправност х. В блок 14 буферной пам ти по сигналу Есть неисправность записываетс  номер теста и данные о неисправност х с целью дальнейшей обработки или ввода в микроЭВМ или другие внешние устройства.

По поступлении очередного импульса от

генератора 5 начинаетс  очередной тест. В последнем тесте на первом выходе блока 8 пам ти и ввода тестов по вл етс  высокий потенциал (во всех предыдущих тестах на этом выходе низкий потенциал), который через элемент ИЛ И 2 сбрасывает триггеры 3 и 4.

Режим наладки (проверка монтажа). Проверка монтажа происходит аналогично режиму контрол , В этом режиме на

вход 16 подаетс  сигнал, который взводит триггеры 3 и 4. Высокий потенциал с выхода триггера 3 поступает на первый вход элемента И-НЕ 11, на втором входе которого с выхода Есть неисправность блока 13 сравнени  присутствует низкий потенциал. Высокий потенциал с выхода элемента И-НЕ 11 поступает на третий вход элемента И 6. Высокий потенциал с выхода триггера 4 поступает на первый вход элемента И 6.

Если в провер емом монтаже 10 есть ложные св зи (обрыв и/или лишние св зи), то на первом выходе блока 13 сравнени  формируетс  сигнал Есть неисправность, который поступает на второй вход элемента И-НЕ 11, на первом входе которого также высокий потенциал с инверсного выхода триггера 3. На выходе элемента 11 формируетс  низкий потенциал, который закрывает элемент И 6 и запрещает выбор следующего теста. В результате на блоке 15 индикации выход т данные о неисправност х и номер теста. После устранени  ложных св зей сигнал Есть неисправность снимаетс , выбираетс  очередной тест и продолжаетс  проверка.

В последнем тесте на первом выходе блока 8 пам ти и ввода тестов присутствует высокий потенциал, который сбрасывает триггер 4, прекращает выбор тестов (закрываетс  элемент И 6). заканчиваетс  проверка .

Блок 8 пам ти и ввода тестов (фиг,2) содержит дешифратор 19 номера тестов, регистр 20, групп/ элементов И 21, группу разв зочных диодов 22, вход 23, выход 24, выход 25, выход 26.

Блок работает следующим образом. На вход 23 с выхода счетчика 7 номера тестов поступает код номера очередного теста, который дешифрируетс  в дешифраторе 19. С выхода дешифратора 19 позиционный код номера теста открывает соответствующую группу элементов И 21. Соответствующий тест с выхода регистра 20, проход  через открытые элементы И из группы 21 и разв зочных диодов из группы 22, поступает на выход.

Двоичный код номера инициативного контакта с выхода 24 поступает на вход дешифратора 9 инициативного контакта. Эталонна  информаци  с выхода 25 поступает на первый вход блока 13 сравнени . Сигнал об окончании контрол  с выхода 26 поступает на второй вход второго элемента ИЛИ 2. В этой шине в течение контрол  присутствует сигнал лог.О. В последнем тесте на этой шине по вл етс  сигнал лог. О, который через второй элемент ИЛИ 2 сбрасывает триггеры 3 и 4.

На основе за вл емого изобретени  разработана рабоча  документации. Изготовление устройства находитс  в стадии опытного образца.

В св зи с тем, что предлагаемое устройство не внедрено, определенно его фактической эффективности  вл етс  невозможным . Внедрение предлагаемого устройства позволит сократить врем  трудоемкости контрол  монтажных соединений , в результате чего получитс  значительный эффект,

Claims (1)

1. Формула изобретени 

   0 Устройство дл  проверки монтажа, содержащее генератор импульсов, элемент И, счетчик номера тестов, первый триггер, соединенный с первым входом элемента И, второй вход и выход которого подключены

   5 соответственно к выходу генератора импульсов и счетному входу счетчика номера тестов, выходом соединенного с первым информационным входом блока буферной пам ти , блок сравнени ,соединенный первым

   0 информационным входом с выходом эталонного сигнала блока буферной пам ти, элемент задержки и первый элемент ИЛИ, отличающеес  тем, что, с целью расширени  функциональных возможно5 стей устройства за счет введени  режима ускоренного контрол  монтажа, в него введены второй триггер, блок индикации, второй элемент ИЛИ, элемент И-НЕ, и дешифратор номера инициативных контак0 тов, причем первый вход режима устройства триггера  вл етс  первым входом режима устройства и соединен с первым входом первого элемента ИЛИ, второй вход и выход которого соединены соответственно с вто5 рым входом режима устройства и установочным входом первого триггера, входы сброса первого и второго триггеров подключены к выходу второго элемента ИЛИ, первый вход которого соединен с входом сброса устрой0 ства и входом сброса блока буферной пам ти , а второй вход - с выходом Конец теста блока пам ти и ввода тестов, информационным выходом подключенного к входу дешифратора номера инициативных

   5 контактов, выход которого и второй информационный вход блока сравнени  образуют вход-выход провер емого монтажа, разрешающий вход блока сравнени  соединен через элемент задержки с выходом элемента

   0 И, третьим входом подключенного к выходу элемента И-НЕ, первый вход которого соединен с выходом второго триггера, а второй вход - с выходом Есть неисправности блока сравнени  и тактовым входом блока бу5 ферной пам ти, второй информационный вход которого подключен к выходу Код не- испразности блока сравнени  к первому и информационному входам блока индикации, вторым информационным входом соединенного с выходом счетчика номера тестов,

   I

   fVu

   j CO

   «Л

   SS

   I