SU1596337A1 - Устройство дл тестового контрол временных соотношений - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  и диагностики цифровых схем. Целью изобретени   вл етс  повышение достоверности контрол . С этой целью в устройство, содержащее блок пам ти тестов, счетчик адреса, группу из N ключей, блок сравнени , блок индикации, элемент ИЛИ и генератор тактовых импульсов, введены регистр выдачи тестов, регистр результата, блок синхронизации, таймер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. 5 ил.

Description

сл

с

13ЗЛЛ1. Таймер 10 (формирователь временных интервалов) служит дл  формировани  заданного интервала времени, кратного периоду тактовых импульсов, и может быть реализован, например, на микросхемах серии 133. Таймер 10 (фиг. 3) образуют триггер 21, элемент И 22 и счетчик 23.

Блок 11 синхронизации предназначен дл  формировани  импульсов записи и может быть реализован, например, на микросхемах серии 133. Согласно фиг. 4 блок 11 выполнен на триггере 24 и элементе И 25.

Генератор 12 тактовых импульсов генерирует импульсы тактовой частоты и мoжet быть реализован, например, на микросхемах 533ГГ1. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 13 служит дл  работы в качестве управл емого инвертора и может быть реализован , например, на микросхеме 133ЛП5.

Устройство работает следующим образом .

Сигналом Пуск, который поступает на вход 14 счетчика 2, адреса и на вход 15 блока 8, в счетчик 2 адреса заноситс  адрес первого тестового слова и запускаетс  блок 8. При этом с выхода счетчика 2 адреса на вход блока 1 пам ти тестов поступает адрес первого тестового слова и блок 1 выдает первое тестовое слово, которое состоит из трех частей . Кажда  часть тестового слова выдаетс  на соответствующий выход блока 1.

Выходы 16 блока 1 управл ют работой ключей 3. Ключи 3, которые открываютс  сигналами с группы выходов 16, пропускают через себ  сигналы воздействий, подаваемые на объект контрол . На выходах 17 группы формируютс  сигналы воздействий и сигналы ожидаемого отклика, а на выходах 18 - код времени задержки. Кроме того, блок 8 через заданный интервал времени (определ емый временем задержки в счетчике 2 адреса и временем выборки из блока 1 пам ти) на выходе 19 формирует сигнал записи в регистр 6, который формируетс  по переднему фронту тактового импульса, поступающего с выхода генератора 12.

По сигналу записи в регистр 6 с выходов 17 блока 1 пам ти тестов записываютс  сигналы воздействий, которые через ключи 3 поступают на объект контрол , а сигналы отклика поступают на вход блока 4 сравнени .. На выходе 20 блока 8 через интервал времени (относительно сигнала записи в регистр 6), определ емый кодом задержки, формируетс  сигнал записи в регистр 7 результата . По сигналу записи в регистр 7 с выхода блока 4 сравнени  записываетс  результат сравнени . Этот же сигнал подаетс  на счэтный вход счетчика 2, в котором по нему формируетс  адрес следующего тесто-,

вого слова. Результат сравнени  с выхода регистра 7 результата поступает на вход блока 5 индикации. По адресу следующего тестового слова на выходе блока 1 пам ти

тестов формируетс  следующее тестовое слово.

Блок 8 формировани  задержки работа-, ет следующим образом. Сигнал, пришедщий на первый или второй вход элемента

0 ИЛИ 9, через этот элемент поступает на вход пуска блока 11 синхронизации. На син- хровход блока 11 синхронизации поступают тактовые импульсы с генератора 12 тактовых импульсов. Блок 11 синхронизации по

5 переднему фронту импульса после фиксации поступлени  на его вход сигнала пуска формирует сигнал записи в регистр 6. По этому же сигналу в таймер 10 записываютс  старшие разр ды кода интервала времени

0 задержки. Старшие разр ды кода интервала времени задержки соответствуют числу периодов тактовых импульсов генератора 12.

Через врем , определ емое старшими

5 разр дами кода времени задержки относительно сигнала записи в регистр 6, на выходе таймера 10 формируетс  сигнал переноса, который поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13 и

0 на второй вход элемента ИЛИ 9. На второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13 поступает младший разр д кода интервала времени задержки. В случае равенства его О на выходе элемента ИСКЛЮЧАЮЩЕЕ

5 ИЛИ 13 формируетс  пр мой сигнал переноса и фиксаци  момента сравнени  (т.е.. запись в регистр 7 результата) происходит по его переднему фронту, а в случае равенства его 1 на выходе злемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13 формируетс  инверсный сигнал переноса и фиксаци  момента сравнени  (т.е. запись в регистр 7) происходит по его заднему фронту, что позвол ет уменьшить дискрет задаваемых временных интервалов до половины периода тактовой частоты.

В таблице приведен пример, иллюстрирующий работу устройства в режиме проверки логического элемента 2И-ИЕ, а на

0 фиг. 5 - временные диаграммы, по сн ющие принцип работы устройства.

Таблица истинности работы злемента 2И-НЕ имеет вид XI О 11 О

5 Х2 00 1 1 Y 1 1 О 1

Предположим, что входы Х1 и Х2 подключены , соответственно к контактам 1 и 2 (первый и второй ключи устройства), а выход Y - к контакту 3 (третий ключ устройства).

Контакт 4 и последующие не используютс . Под циклом будем понимать одну элементарную проверку (один импульс на счетном входе счетчика 2 в цикле контрол ).

Полную проверку элемента 2И-НЕ на функционирование можно провести за четыре цикла.

При поступлении сигнала Пуск через

врем  т (врем  задержки на счетчике 2 и врем  выборки из блока 1 пам ти) на выходах 16-18 блока 1 пам ти по вл етс  тестовое (фиг. 5, момент времени t1). При этом код маски на выходе 16 блока 1 открывает все ключи, кроме третьего (строка 3 таблицы). При поступлении тактового импульса с генератора 12 блок 8 формирует импульс записи в регистр 6 и первый набор тестовой информации поступает через открытые ключи 3 на объект контрол , а эталон ожидаемого отклика поступает на соответствующий разр д первого входа блока 4 сравнени . В то же врем  в таймер 10 записываетс  код задержки, который в данном примере посто нен (строки 9-11 таблицы). Переход из одного состо ни  в другое должен происходить не более чем через врем , равное Гзд (врем  задержки на логическом элементе). Врем  Гзд задаетс  кодом на выходе 18 блока 1 пам ти. В циклах 1 и 2 (см. таблицу) выход логического элемента не переключаетс , проверка на допустимое врем  переключени  осуществл етс  в циклах 3 и 4. В, цикле 3 на входы логического элемента подаютс  две единицы (следовательно, выхбд элемента через врем  Тзд , заданное кодом на выходе 18 блока 1, должен переключитьс  в О). .В таблице (строка 19) дл  исправного элемента показано, что в момент выдачи воздействи  на объект кон7рол  (t2) выход его не переключилс , а через врем  Тзд (t3) уже переключилс . Происходит сравнение отклика (строка 19) с ожидаемым результатом (строка 7), следовательно, в регистр 7 результата записываетс  ноль. Дл  неисправного объекта контрол  (строки 23-25), у которого врем  переключени  превышает Тзд, такого сравнени  не происходит, и в регистр 7 результата записываетс  единица в том разр де , где сравнени  не произошло. В строках 20-22 таблицы показано содержимое регистра 7 результата при проверке исправного элемента, а в строках 26-28 при проверке неисправного элемента.

Формула и-з обретени 

Устройство дл  тестового контрол  временных соотношений, содержащее блок пам ти тестов, счетчик адреса, группу из п ключей, блок сравнени , блок индикации, элемент ИЛИ и генератор тактовых импульсов , причем установочный вход счетчика адреса и первый вход элемента ИЛИ соединены с входом начальной установки устройства, выход счетчика адреса подключен к адресному входу блока пам ти тестов,

1-й разр д первого информационного выхода которого (1 i п) соединен с управл ющим входом i-ro ключа группы, выход которого и 1-й разр д первого входа блока сравнени  образуют i-й вход-выход устройства дл  подключени  к 1-му входу-выходу объекта контрол , отличающеес  тем, что, с целью повышени  достоверности контрол , оно содержит регистр выдачи тестов, регистр результата, блок синхронизации,

таймер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к синхровходу регистра результата и счетному входу счетчика адреса, синхровход и i-й разр д информационного входа регистра выдачи тестов

соединены соответственно с выходом блока синхронизации и 1-м разр дом второго информационного выхода блока пам ти тестов , 1-й разр д выхода регистра выдачи тестов подключен к информационному входу i-ro ключа группы и i-му разр ду второго входа блока сравнени , информационный вход и выход регистра результата соединены соответственно с выходом блока сравне: ни  и входом блока индикации, выход

генератора тактовых импульсов подключен к синхровходам блока синхронизации и таймера , второй вход и выход элемента ИЛИ соединены соответственно с выходом таймера и входом пуска блока синхронизации,

выход которого подключен к входу управлени  записью таймера, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом таймера, а второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вход начальной

установки таймера подключены к третьему информационному выходу блока пам ти тестов .

Фаг.1

15

11

/

fd

А

20

/J

/S

Фиг. 2

qjui, 3

Фи

1 I I §

о a I

tsll

IHI

ts

i|

Claims (1)

1. Формула изобретения Устройство для тестового контроля временных соотношений, содержащее блок памяти тестов, счетчик адреса, группу из η ключей, блок сравнения, блок индикации, элемент ИЛИ и генератор тактовых импульсов, причем установочный вход счетчика адреса и первый вход элемента ИЛИ соединены с входом начальной установки устройства, выход счетчика адреса подключен к адресному входу блока памяти тестов, Ι-й разряд первого информационного выхода которого (1 < 1 < п) соединен с управляющим входом ί-го ключа группы, выход которого и 1-й разряд первого входа блока сравнения образуют 1-й вход-выход устройства для подключения к 1-му входу-выходу объекта контроля, отличающееся тем, что, с целью повышения достоверности контроля, оно содержит регистр выдачи тестов, регистр результата, блок синхронизации, таймер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к синхровходу регистра результата и счетному входу счетчика адреса, синхровход и ϊ-й разряд информационного входа регистра выдачи тестов соединены соответственно с выходом блока синхронизации и 1-м разрядом второго информационного выхода блока памяти тестов, 1-й разряд выхода регистра выдачи тестов подключен к информационному входу ΐ-го ключа группы и ί-му разряду второго входа блока сравнения, информационный вход и выход регистра результата соединены соответственно с выходом блока сравне: ния и входом блока индикации, выход генератора тактовых импульсов подключен к синхровходам блока синхронизации и таймера, второй вход и выход элемента ИЛИ соединены соответственно с выходом таймера и входом пуска блока синхронизации, выход которого подключен к входу управления записью таймера, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом таймера, а второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вход начальной установки таймера подключены к третьему информационному выходу блока памяти тестов.

   1596337

   18

   Фиг. 2

   1596337

   к-/3

   φαί . 3

   Фиг <Л

   1596337

   I

   Ν*

   ί

   I

   4.

   Са

   I

   §

   1 Ϊ5 'Ο

   & «·

   1

   !

   к

   I

   I

   5

   51

   Α

   1

   ι

   1

   §

   I

   §

   §

   1

   «Μ

   δ

   к

   ϊϊί

   οι

   Ι-.

   ι|

   к

   1

   «Μ

   Ъ

   к

   ϋ

   >

   οι

   »

   Μ

   ТЭ

   С5

   <δ

   δ

   са

   «μ

   £ί 1 α

   Ι?5|

   §ϋ·5

   Дг V

   £а?|=

   <υ

   ** ϊί 2 'о'Ь ζ ο 5 4

   - § £ Ό 5» Сз со «а С;

   δ

   са

   5?

   /ъ

   са

   5

   «δ

   5

   1

   55

   *%»

   5

   «3