SU1765812A1 - Устройство дл синхронизации вычислительной системы - Google Patents

Abstract

Изобретение относитс  к устройствам генерировани  и/или/ распределени  синхронизирующих импульсов и может быть испспьзовано при построении вычислительных систем на базе нескольких однотипных цифровых вычислительных машин. Цель изобретени  - повышение быстродействи  устройства. Устройство содержит тактовый генерзтср 1, счетчики 2,3, регистр 4, дешифратор 5, схему 6 сравнени , группу 7

Description

Изобретение относитс  к устройствам генерировани  и/или/ распределени  синхронизирующих импульсов и может быть использовано при построении вычислительных систем на базе нескольких однотипных цифровых вычислительных машин.

Известно устройство дл  синхронизации вычислительной системы, содержащее генератор, делители частоты, триггеры, элементы ИЛИ-НЕ 1.

Устройство используетс  дл  групповой синхронизации, обеспечива  сходимость временных диаграмм синхронизирующих схем блоков к общей системе отсчета времени , не прерыва  их работы. Устройство спо- собно обеспечивать синхронную работу пространственно разобщенных схем синхронизации или блоков без разделени  на ведущие или ведомые.

Недостатками этого устройства  вл - ютс  низка  надежность и большой объем оборудовани , необходимого дл  его реализации .

Известно устройство дл  синхронизации вычислительной системы, содержащее генератор тактовых импульсов /К - число каналов синхронизации/, К блоков управлени , первую и вторую группы из К элементов И, группу из К элементов ИЛИ, элементы ИЛИ-НЕ, НЕ, триггер и элемент задержки

2.

Устройство позвол ет осуществить синхронизацию однотактных распределителей импульсов, а также применимо дл  синхронизации двухтактных распределителей им- пульсов.

Целью изобретени   вл етс  повышение быстродействи  устройства дл  синхронизации .

На фиг.1 приведена схема устройства дл  синхронизации вычислительной системы; на фиг.2 - временна  диаграмма работы устройства.

Устройство содержит тактовый генератор 1, счетчики 2, 3, регистр 4, дешифратор 5, схему 6 сравнени ,группу 7 элементов И 8, группу 9 элементов ИЛИ 10, триггеры 11, 12, элементы И 13,14, 15, 16, элемент И-НЕ 17, элементы ИЛИ 18, 19, элемент ИЛИ-НЕ 20, вход 21 установки, вход 22 сигнала тарировки , вход 23 сигнала точного времени общей системы отсчета, группу выходов 24 устройства.

Устройство синхронизирует каждую ЦВМ вычислительной системы с сигналами точного времени.

Генератором 1 фбрмируетс  сери  тактовых импульсов, котора  поступает на счетный вход +1 счетчика 2 и через элемент И-НЕ 17 на счетчик 3.

По состо ни м счетчика 2 на выходах дешифратора 5 при работе устройства формируетс  п - 1 выходных сигналов. Последний n-й сигнал цикла выработки управл ющих сигналов формируетс  в момент сравнени  значений счетчика 2 и регистра 4, т.е. при по влении сигнала на выходе схемы 6 сравнени . Выходные сигналы: 1, 2п-1, п через выходы 24 устройства поступают на управл ющие входы ЦВМ вычислительной системы. По по влении последнего /n-го/ сигнала на выходе схемы 6 сравнени  производитс  обнуление счетчика 2, т.е. переход на следующий цикл выработки управл ющих сигналов, а при отсутствии режима тарировки /единичный сигнал на инверсном выходе триггера 11/ значение специального счетчика 3 через группу 7 элементов И 8 и группу 9 элементов ИЛИ 10 переписываетс  в регистр 4. Количество управл ющих сигналов в цикле  вл етс  посто нным, т.е. равно п,

Узел управлени  режимом тарировки устройства содержит счетчик 3, группу 7 элементов И 8, группу 9 элементов ИЛИ 10, триггеры 11, 12, элементы И 13, 14, 15, 16,

элемент И-НЕ 17, элемент ИЛИ 18, 19, элемент ИЛИ-НЕ 20.

В начале работы вычислительной системы и устройства дл  синхронизации осуществл етс  приведение в исходное состо ние всех счетчиков, регистров и триггеров , т.е. по сигналу установки по входу 21 обнул етс  счетчик 2 и триггеры 11, 12. При этом в регистр 4 и счетчик 3 заноситс  фиксированна  расчетна  /номинальна / величина , эквивалентна  периоду между двум  сигналами точного времени общей системы отсчета в тактовых импульсах генератора 1. Затем после прохождени  всех этапов тестовых проверок вычислительной системы проводитс  контроль наличи  сигналов точного времени по входу 23 из смежной общей системы отсчета.

При отсутствии сигналов точного времени устройство работает автономно.

При наличии сигналов точного времени из ЦВМ по входу 22 устройства поступает сигнал разрешени  тарировки.

Сигнал разрешени  тарировки может поступать многократно за врем  работы устройства . Режим тарировки определ етс  двум  последовательно поступающими сигналами точного времени по входу 23. Пра,ч- тически сигнал тарировки формируетс  из ЦВМ очень родко, т.е. по мере накоплени  максимальней допустимой величины рае- синхронизации канала вычислительной системы от сигналов точного времени общей системы отсчета.

Величина несинхронности вызвана нестабильностью генератора 1.

Рассмотрим работу устройства при выполнении режима тарировки на временной диаграмме /см.фиг.2/.

В момент времени ц, во врем  по влени  сигнала тарировки по входу 22, сигнал поступает на С-вход триггера 12. При этом триггер 12 устанавливаетс  в единичное состо ние .

В момент времени t2, во врем  по влени  первого сигнала точного времени общей системы отсчета по входу 23, сигнал через элементы И 15, 14 поступает на С- вход триггера 11 и на вход обнулени  счетчика 3. Единичный сигнал с пр мого выхода триггера 11 поступает на вход элемента И- НЕ 17.

При этом тактовые импульсы из генератора 1 начинают поступать на счетный вход +1 счетчика 3.

В момент времени t4, во врем  по влени  второго сигнала точного времени общей системы отсчета по входу 23, сигнал через элементы И 15,13, ИЛИ-НЕ 20 поступает на входы триггеров 11,12. При этом прекращаетс  поступление тактовых импульсов из генератора 1 на счетный вход +1 счетчика 3. Измеренна  величина периода междудвум  сигналами точного времени общей системы

отсчета в тактовых импульсах генератора 1 хранитс  в счетчике 3 до следующего режима тарировки.

На этом режим тарировки прекращаетс .

0 Во врем  режима тарировки устройство использует только два последовательно покупающих сигнала точного времени по входу 23, а в остальное врем  данные сигналы не используютс .

5 По состо ни м счетчика 2 на выходах дешифратора 5 формируетс  п - 1 выходных сигналов.

В моменты времени ta-ts (моменты сравнени  текущего значени  счетчика 2 и вели0 чины на регистре 4, полученной в режиме тарировки или занесенной в начале работы вычислительной системы) на выходе схемы 6 сравнени  формируетс  n-й выходной сигнал , который через элемент ИЛИ 18 посту5 пает на вход обнулени  счетчика 2, т.е. переход на следующий цикл выработки управл ющих сигналов. При этом количество управл ющих сигналов в цикле  вл етс  посто нным , т.е равно п. Выходные сигналы:

0 1, 2 п - 1, п через выходы 24 устройства

поступают на управл ющие входы ЦВМ вычислительной системы.

В момент времени ts, при отсутствии режима тарировки (единичный сигнал на ин5 версном выходе триггера 11) по сигналам с выходов элементов И 16, ИЛИ 19 результат режима тарировки из счетчика 3 через группу 7 элементов И 8 и группу 9 элементов ИЛИ 10 переписываетс  на регистр 4.

0 Экспериментальные исследовани  устройства дл  синхронизации вычислительной системы в составе опытного образца вычислительного пробора показали, что по сравнению с устройством аналогичного

5 назначени  /прототип/ за вл емое устройство обеспечивает повышение быстродействи , т.е. повышение эффективности вычислительной системы путем совмещени  рабочего режима тарировки, т.е. прове0 дение режима тарировки на отдельном счетчике без запрета выработки управл ющих сигналов, поступающих на входы ЦВМ вычислительной системы.

Claims (1)

1. Формула изобретени 

   5Устройство дл  синхронизации вычислительной системы, содержащее тактовый генератор, первый счетчик, регистр, дешифратор , схему сравнени , группу элементов И, два IK-триггера, три элемента И, первый элемент ИЛИ, причем инверсный выход тактового генератора соединен со счетным входом счетчика, группа выходов которого соединена с группой входов дешифратора и с первой группой входов схемы сравнени , группа выходов регистра соединена с вто- рой группой входов схемы сравнени , пр мой выход первого триггера соединен с первым входом первого элемента И, а инверсный выход первого триггера - с первым входом второго элемента, вход сигнала том- ного времени общей системы отсчета устройства соединен с первым входом третьего элемента И, выход которого соединен с вторыми входами первого и второго элементов И, пр мой выход второго триггера соединен с третьим входом второго элемента И и вторым входом третьего элемента И, выход второго элемента И соединен с С-входом первого триггера, вход сигнала тарировки устройства соединен с С-входом второго триггера, выход первого элемента ИЛИ соединен с входом обнулени  первого счетчика , вход единичного потенциала устройства соединен с 1-входами первого и второго триггеров, вход нулевого потенциала уст- ройства соединен с К-входами триггеров, отличающеес  тем, что, с целью повышени  быстродействи , в устройство введены второй счетчик, группа элементов ИЛИ, четвертый элемент И, второй элемент ИЛИ, элемент И-НЕ и элемент ИЛИ-НЕ, причем пр мой выход тактового генератора соединен с первым входом элемента И-НЕ,

   второй вход которого соединен с пр мым выходом первого триггера, выход элемента И-НЕ соединен со счетным входом второго счетчика, выходы которого соединены с первыми входами элементов И группы, выход схемы сравнени  соединен с первыми входами четвертого элемента И и первого элемента ИЛИ, инверсный выход первого триггера соединен с вторым входом четвертого элемента И, выход которого соединен с вторыми входами элементов И группы и первым входом второго элемента ИЛИ, выход второго элемента И соединен с входом обнулени  второго счетчика, выход первого элемента И соединен с первым входом элемента ИЛИ-НЕ, вход установки устройства соединен с вторыми входами второго элемента ИЛИ, элемента ИЛИ-НЕ и с входом записи второго счетчика, выход второго элемента ИЛИ соединен с входом записи регистра , выход элемента ИЛИ-НЕ соединен с R-входами первого и второго триггеров, выходы элементов И группы соединены с первыми входами элементов ИЛИ группы, входы которых соединены с информационными входами регистра, вход установки устройства соединен с информационными входами второго счетчика и вторыми входами элементов ИЛИ группы, группа выходов дешифратора и выход схемы сравнени  образуют группу выходов устройства дл  подключени  к группе управл ющих входов