Изобретение относитс к импульсной технике, а именно к радионавигации , и может быть использовано в при емоиндикаторах фазовых радионавигаци онных систем. Известны управл емые формировател селекторных импульсов, используемых в каналах слежени , которые стро тс либо по принципу управл емых делителей частоты, либо по принципу временной задержки Однако при использовании в радиосистемах со слежением за фазой при временном разделении сигналов при цифровом выполнении систем наблюдает с либо медленна отработка сигнала рассогласовани (управл емые делител с цифровыми фазовращател ми), либо возникает необходимость временной пр в зки моментов начала работы устройства и становитс невозможным введение ; корректирующих чисел в произвол ный момент времени i,схемы управл емой временной задержки). Наиболее близкой к предлагаемой по технической сущности вл етс схема управл емой временной задержки, котора содержит триггер, счетчик, схему сравнени , регистр пам ти , схему И, причем инверсный выход триггера соединен со йходом разрешени записи регистра пам ти, а пр мой выход подан на один вход схемы И, дру .гой вход которой вл етс входом тактовых импульсов, выход же схемы И подан на счетный вход счетчика, выходы счетчика поразр дно соединены со входами схемы сравнени , вторые входы которой соединены с регистром пам ти , а выход схемы сравнени , вл ющийс выходом устройства, соединен со входом К триггера 2. Недостаток этого устройства - мала надежность формировани селекторных импульсов по кодовому сигналу управлени , привод ща к снижению помехоустойчивости след щтчх систем и необходимости жесткой временной 38 прив зки ввода управл ющей информации по внутренним сигналам формировател . Цель изобретени - повышение надежности установки селекторных импуль сов. Поставленна цель достигаетс тем, что в устройство формировани селекторных импульсов, содержащее первые триггеры, счетчик, регистр пам ти, элемент И и триггер, инверсный выход которого соединен со входом управлени первого регистра пам ти, а пр мой выход - со входом первого элемента И, второй вход которого подключен ко входной шине тактовой частоты выход соединен со входом перво.го сче чика, введены второй счетчик, второй регистр пам ти, второй элемент И, элемент ИЛИ, выход которого соединен со входами установки нул обоих регистров пам ти и со счетным входом триггера, пр мой-выход которого соединен со входом управлени записью второго регистра пам ти, а инверсный выход - со входом второго элемента И другой вход которого подключен ко входной шине тактовой частоты, а выход соединен со входом второго счетчика , причем выходы обоих счетчиков соединены со-входами схемы ИЛИ, уста новочные входы первого счетчика соединены с выходами первого регистра пам ти, а установочные входы второго счетчика соединены с выходами второго регистра пам ти, установочные же входы обоих регистров пам ти соединены с шинами кода числа фазовой задержки селекторных импульсов, а входы управлени записью обоих регистров пам ти соединены с шинами сигнала управлени записью кода. На чертеже изображена схема предлагаемого устройства. Устройство формировани селекторных импульсов слежени содержит триггер 1, элемент И 2, снетчик 3, регистр 4 пам тиi причем пр мой выход триггера 1 соединен со вхо дом элемента И 2, на второй вход которого поданы входные сигналы тактовой частоты, а выход элемента И 2 со единен со счетным входом счетчика 3, инверсный выход триггера I соединен со входом управлени регистра 4 пам ти, а также содержит введенные второй элемент ИЛИ 5, второй элемент И второй счетчик 7, второй регистр 8 пам ти, причем выход элемента ИЛИ 5,. вл ющийс выходом устройства формировани , соединен со входами установки в нуль регистров 4 и 8 пам ти и со счетным входом триггера 1, пр мой выход которого соединен со входом управлени выходом второго регистра 8 пам ти, а инверсный выход триггера } соединен со входом второго элемента И 6, на другой вход которого поданы сигналы тактовой частоты выход же второго элемента И 6 соединен со входом второго счетчика 7, причем выходы обоих счетчиков 3 и 7 соединены со входами элемента ИЛИ 5, а установочные входы счетчика 3 соединены с выходами регистра 4 пам ти, а установочные входы второго счетчика 7 соединены с выходами второго регистра 8 пам ти, установочные входы обоих регистров 4 и 8 пам ти соединены поразр дно и вл ютс входами кода числа фазовой задержки селекторных импульсов, а входы управлени за- , писью обоих регистров 4 и 8 пам ти соединены вместе и вл ютс входами сигнала управлени записью кода. Устройство работает следующим образом . Триггер 1 вл етс коммутатором, управл ющим работой счетчиков 3 и 7, а также управл ет выводом данных из регистра 4 пам ти в счетчик 3 и из регистра 8 пам ти в счетчик 7. Как видно из чертежа, схема построена по симметричному принципу. ПуЬть в некоторый момент времени на пр мом выходе триггера 1 записана единица. ( на инверсном - нуль. При этом тактовые импульсы со входа через элемент И 2 подаютс на счетчик 3, который находитс в состо нии счета, в то врем .как счетчик 7 не работает ( элемент И 6 по управл ющему инверсному выходу триггера 1 закрыт). Импульс переполнени счетчика 3 поступает через элемент ИЛИ 5 на выход и одновременно на счетный вход триггера 1, опрЬкидыва его в инверсное, состо ние, а также на установку в нуль регистров 4 и 8 пам ти. Шходной сигнал с элемента ИШ 5 вл етс сигналом опорной последовательности формировател . Следующий импульс будет выработан аналогично, как импульс переполнени счетчика 7 (счетчик 3 в неработакдцем состо нии,. Таким образом , при отсутствии управл ющей информации в регистрах 4 и 8 пам ти, на 58 выходе генерируетс последовательност селекторных импульсов. Пусть на входы регистров 4 и 8 пам ти поступает информаци в виде кода нисла, соответствующего изменению фазы опорной последовательности. Эта информаци может быть введена в регистры 4 и 8 пам ти только при поступ лении на вход управлени управл ннцегр сигнала. При этом управл юща информаци вводитс в регистры 4 и 8 пам ти . Поскольку в этот момент времени неработающим вл етс счетчик 3, а по инверсному выходу триггера 1 сигнал управлени записью числа из регистра 4 пам ти и счетчик 3 равен единице , то код управл к цего числа записан в счетчик 3. При этом счетчик 3 установлен в положение, соответствующее требуемому фазовому сдвигу. Посл окончани счета работак дим счетчиком 7 выходной импульс элемента ИЛИ устанавливает оба регистра пам ти в нуль, а счетчик 3 начинает счет с установленного числа. При этом разово происходит корректировка фазы выходной последовательности. Далее оба счетчика при отсутствии управл ющей информации работают поочередно, как бьшо указано выше. Таким образом, в результате введени второго счетчика и поочередной работы счетчиков, снимаетс ограничение на временной интервал ввода управл ющей информации и повышаетс на дежность формировани селекторных им . пульсов в соответствии с заданным сигналом управлени . Это приводит к повышению помехоустойчивости след щих систем за счет исключени по вле ни возможных выборок сигнала, не не сущих полезной информации. Кроме того , использование предлагаемого устройства позвол ет упростить ввод циф ровой информации за счет независимости момента ввода от внутреннего состо ни формировател и использовать этот формирователь в составе микропроцессорной системы обработки информации. Причем в этом случае отп дает необходимость установки отдельных формирователей при работе по мно гим сигналам, что уменьшает объем и упрощает аппаратную часть микропроцессорной системы. Формула изобретени Устройство формировани селекторных импульсов, содержащее первые триггеры,, счетчик, регистр пам ти, элемент И и триггер, инверсный выход которого соединен со входом управлени первого регистра пам ти, а пр мой выход - со входом первого элемента И, второй вход которогО подключен ко входной шине тактовой частоты, выход соединен со входом первого счетчика , отличающеес тем, что, с целью повьшени надежности установки селекторных импульсов, в него введены второй счетчик, второй регистр пам ти, второй элемент И, элемент ИЛИ, выход которого соединён со входами установки нул обоих регистров цам ти и со счетным входом триггера , пр мой выход которого соединен со входом управлени записью второго регистра пам ти, а инверсный выход со входом второго элемента И, другой вход которого подключен ко входной шине тактовой частоты, а выход соединен со входом второго счетчика, причем выходы обоих счетчиков соединены со входами схемы ИЛИ, установочные входы первого счетчика соединены с выходами первого регистра пам ти, а установочные входы второгосчетчика соединены с выходами второго регистра пам ти, установочные же входы обоих регистров пам ти соединены с шинами кода числа фазовой задержки селекторных импульсов, а входы управлени записью обоих регистров пам ти соединены с шинами сигнала управлени записью кода. Источники информации, прин тые во внимание при экспертизе 1.Расчет элементов импульсных и цифровых схем радиотехнических устройств . Под ред. проф. Ю.М. Казаринова . М., Высша школа, 1976, с.21.