SU1001104A1 - Устройство дл синхронизации резервированного делител частоты - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может использоватьс  при построении резервированных делителей частоты.

Известно резервированное программно-временное устройство, содержащее резервированные задающие генераторы , выходы которых соединены с входами делителей частоты, выход каждого делител  частоты соединен с входами узла Сброс, включающего мажоритарный элемент, несинхронные генераторы и формирователь импульса Сброс, выход узла Сброс, соединен с входом Сброс делител  частоты. Устройство обеспечивает .синхронную работу делителей частоты при первом включении и/или при наличии на входе трех каналов делителей частоты импульсов, длительность ко;торых имеет случайный характер (оди .номна  помеха, кратковременный от .каз в цепи генератора)С1 .

Недостатком устройства  вл етс  : :ограниченное быстродействие делител  частоты, которое определ етс  быстродействием последовательно включен-г ных элементов делител  частоты, несинхронного генератора, мажоритарного элемента и узла, формирующего импульс Сброс.

Наиболее близким к предлагаемому

10 по технической сущности  вл етс  резервированное многоканальное устройство дл  формировани  тактовых импульсов , содержащее в каж/цом канале генератор, соединенный через вый элемент И-НЕ со счетным входом делител  частоты и дешифратором, выход каждого разр да делител  частоты через последовательно включенные дешифратор , триггер пам ти и мажоритар20 ный элемент соединен с первым входом формировател  импульса Сброс, включающего два D-триггера и элемент ЗИ-НЕ, второй вход соединен с гене3 100

ратором частоты. Первый и второй выходы формировател  импульса Сброс соединены соответственно с входом Сброс делител  частоты и входом R-триггера пам ти, входом дешифратора , а третий и четвертый выходы через второй элемент И-НЕ соединены с входом первого элемента И-НЕ 2.

Недостатком устройства  вл етс , то что дл  исключени  гоночных ситуаций (одновременное присутствие задних фронтов на счетном и обнул ющем входах триггеров делител  частоты) введены два элемента 2И-НЕ с соответствующими св з ми, запрещающие импульсы на счетном входе на врем  действи  обнул ющего импульса. При такой логике функционировани  даже

.при отсутствии рассинхронизации делитель частоты за цикл синхронизации переключаетс  по двум разным цепочкам: перва  - через первый элемент 2И-НЕ по счетному входу триггеров делителей частоты; втора  - через фо мирователь импульсов обнулени  (элемент ЗИ-НЕ) по обнул ющему входу три геров делител  частоты. Таким образом , наличие элементов, последовател но включенных в цепи генератор-делитель и наличие двух цепочек прохождени  импульсов на переключение делител  снижают быстродействие, а также усложн ют устройство. Дл  учета всех тактов, необходимых дл  разнесени  во времени процессов в контуре синхронизации, дешифратор срабатывает за два такта до обнул ющего такта что усложн ет устройство из-за включени  дополнительного дешифратора и не позвол ет примен ть дешифраторы единичного состо ни , которые используютс  в цепи сквозного переноса в некоторых типах делителей частоты.

Цель изобретени  - повышение быстродействи  и упрощение устройства, в частности за счет исключени  из цепи генератор - (2И-НЕ/ЗИ-НЕ) - де .литель частоты первого элемента 2ИНЕ , элемента ЗИ-НЕ с соответствующим св з ми, а также св зи формировател  импульса Сброс с дешифратором.

Поставленна  цель достигаетс  тем что в устройство дл  синхронизации резервированного делител  частоты, содержащее трехкаиальный генератор, выходы которого подключены соответственно к входам трех каналов обработки частоты, каждый из которых содержит делитель частоты, счетный вхо

)4

которого соединен с соответствующим входом дешифратора, мажоритарный элемент , D-триггер, D-вход, инверсный выход и С-вход которого соединены с

входами элемента ЗИ-НЕ, выход которого соединен с входом Сброс делител  частоты, в каждый канал обработки введены JK-триггер и инвертор , вход которого соединен с соответствующим выходом трехканального генератора и счетным входом делител  частоты, а выход - с С-входом Dтриггера , выход элемента ЗИ-НЕ соединен с обнул ющим входом JK-триггера,

5 С-вход которого соединен с выходом дешифратора, а пр мой выход соединен с одним из входов мажоритарного элемента каждого канала, выход мажоритарного элемента соединен с О-вхо0 дом D-триггера, пр мой выход каждого разр да делител  частоты соединен с соответствующим входом дешифратора .

На фиго 1 приведена функциональ5 на  схема устройства дл  синхронизации резервированного делител  частоты; на фиго 2 - приведены временные диаграммы, по сн ющие работу устройства .

Устройство на фиг с 1 содержит трехканальный генератор 1, делители 2частоты , дешифраторы 5-7, JK-триггеры 8-10, мажоритарные элементы 1113 , элементы ЗИ-НЕ Й-1б„ D-триггеры 17-19, инверторы 20-22, дешифратор 23 единичного состо ни , элемент 2И-НЕ 24. Выход генератора 1 соединен со счетным входом одноименного делител  2(3,) частоты, пр мые выходы триггеров которого и соответствующий выход генератора 1 соединены с входами дешифратора 5(6, 7) выход которого соединен со счетным входом JK-триггера 8(9, 10) пр мой выход которого соединен с соответствующим входом каждого мажоритарного элемента 11(12, 13), выход которого соединен с первым входом элемента ЗИ-НЕ IfdS, 16) и с D-входом О-триггера

17(18, 19), инверсный выход которого соединен с вторым входом элемента ЗИ-НЕ 14(15, 16), выход которого соединен с входами Сброс триггеров делител . 2(3, 4) частоты и входом

Claims (1)

1. обнулени  JK-триггеров 8(9, Ю). Счетный вход делител  частоты 2(3,) соединен с входом инвертора 20(21,22), выход которого соединен с третьим входом элемента ЗИ-НЕ (15, 16) м со счетным входом D-триггера 17(18, На фиг. 2 прин ты следующие обозначени : выход 1 - выход генератора 1, выход 2 Ц„роэй,пРмой выход по следнего разр да делител  2 частоты и т. Т- врем , задержки фронтов импульса Cfipoc (выход И) относительно фронтов импульса генератора Устройстйо работает следующим образом , С трехканального генератора 1 частоты частота f (фиг. 2)гюступает в три канала обработки частоты на тр делител  частоты 2-, Работа трех каналов обработки частоты идентична поэтому рассмотрим работу первого канала. В момент, когда по заднему .фронту некоторого импульса частоты генератора 1 все триггеры делител  2 частоты (на фиг. 2 указано состо ние последнего разр да Q) устанавливаютс  в единичное состо ние, срабатывает стробируем |й частотой генератора дешифратор 5 единично|Го состо ни . На выходе дешифратора 5 единичного состо ни  по вл етс  импульс логического нул , по переднему фронту которого срабатывает JK-триггер 8, в результате чего на его выходе по вл етс  потенциал логического нул , который сохран етс  до по влени  следующего импульса с выхода дешифратора 5 При по влении потенциала логического нул  на выходе JK-триггера 8 хот  бы в двух каналах обработки частоты, с выхода мажоритарного элемента 11 сигнал логической .единицы поступает на информационный вход D-триггера 17 и вход элемента ЗИ-НЕ Т. При этом на инверсном выходе D-триггера 17 сохран етс  еще потенциал логической . Таким образом, два входа элеме та ЗИ-НЕ k подготовлены по времени на половину периода частоты генерато ра 1 раньше момента формировани  импульса по шине Сброс, в результате чего компенсируетс  врем  срабатывани  элементов 5. 8 и 11„ Положительный сигнал с выхода инвертора 20 про ходит через элемент ЗИ-НЕ 1 и с его выхода поступает на входы Сброс триггеров делител  2 частоты и JKтриггера 8, по заднему фронту устана лива  на инверсном выходе D-триггера 17 потенциал логического нул , что .обеспечивает прохождение через элемент ЗИ-НЕ только одного импульса обнулени . При синхронной работе импульс по шине Сброс подтверждает нулевое состо ние делител  2 частоты и JK-триггера 8, При асинхронной работе делителей частоты все их разр ды обнул ютс  и синхронность восстанавливаетс „ При по влении фронта логического 1нул  на выходе мажоритарного элемента 11 импульс обнулени  не формируетс  и через такт равный периоду импульсов с выхода 5 на инверсном выходе D-триггера 17 устанавливаетс  потенциал логической единицы. Затем на выходе мажоритарного элемента 11 по вл етс  положительный потенциал и цикл работы повтор етс  (снова формируетс  импульс обнулени  по шине Сброс). Как видно из фиг. 1 и фиг, 2 длительность импульса с выхода элемента ЗИ-НЕ определ етс  длительностью логического нул  на выходе генератора 1 частоты за вычетом разности времени срабатывани  и отпускани  инвертора 20 и элемента ЗИ-НЕ 1 и не зависит от времени срабатывани  остальных элементов канала обработки частоты, причем задержка фронтов этого импульса относительно фронтов частоты генератора 1 определ етс  только временем срабатывани  инвертора 20 и элемента ЗИ-НЕ Й„ Поскольку эта задержка соизмерима с временем задержки срабатывани  триггера в делителе частоты, контур синхронизации в предлагаемом устройстве не оказывает ограничений на максимальную частоту обработки, определ емую элементной базой, используемой в делителе , в то врем  как в известных устройствах tl и 2 1 задержка формировани  импульса Сброс в канале обработки частоты определ ете суммарным временем срабатывани  элементов делител  частоты и элементов контура синхронизации, что накладывает ограничени  на быстродействие устройства . В прототипе С2-3 при отсутствии рассинхронизации делитель частоты станавливаетс  в нулевое положение (при запрете по счетному входу) через контур синхронизации, в предлагаемом устройстве - по счетному входу затем подтверждаетс  импульсом, поступившим из контура синхронизации. Така  логика работы, обеспечиваема  введением деши(} атора единичного состо ни , JK-триггера, инвертора с 71.0 соответствующими св з ми, позвол ет исключить элементы 2И-НЕ, ЗИ-НЕ из цепи генератор - {2И-НЕ/ЗИ-НЕ) - делитель частоты в результате чего повышаетс  быстродействие устройства. Исключение первого и второго 2И-НЕ элементов с соответствующими св з ми , св зи формировател  с дешифратором , использование одного и того же дешифратора единицы дл  контура синх ронизации и, например, дл  цепи скво ного переноса определенного типа делителей частоты позвол ет упроститьустройство . Таким образом, применение предлаг емого устройства позвол ет повысить быстродействие делител  частоты и упростить устройство. Формула изобретени  Устройство дл  синхронизации резервированного делител  частоты, содержащее трехканальный генератор, вы ходы которого подключены соответственно к входам трех каналов обработки частоты, каждый из которых содержит делитель частоты, счетный вход которого соединен с соответствующим вхрдом дешифратора, мажоритарный 1+8 элемент, 0-триггер, D-вход, инверсный выход и С-вход которого соединены с входами элемента ЗИ-НЕ, выход которого соединен с входом Сброс делител  частоты, отличающеес  тем, что, с целью повышени  быстродействи  и упрощени  устройства , в каждый канал обработки частоты введены JK-триггер иинвертор , вход которого соединен с соответствующим выходом трехканального генераторами счетным входом делител  частоты, а выход - с С-входом D-триггера, выход элемента ЗИ-НЕ соединен с обнул ющим входом JK-триггера . С-вход которого соединен с выходом дешифратора, а пр мой выход соединен с одним из входов мажоритарного элемента каждого канала, выход мажоритарного элемента соединен с D-входом D-триггера, пр мой выход каждого разр да делител  частоты соединен с соответствующим вхбДом дешифратора . Истомники информации, прин тые во внимание при экспертизе 1« Авторское свидетельство СССР№ 385261, кл. G 06 F 11/00, 1970. 2, Авторское свидетельство СССР 767764, кл. G Об F 11/00, 1978. .(прототип).