JPS61234140A

JPS61234140A - 各クロツク信号が同期信号を含むときに使用される三重合クロツク分配デバイス

Info

Publication number: JPS61234140A
Application number: JP61024896A
Authority: JP
Inventors: アラン・デネ; フランシス・アルゴア; ジヤン・オブレ
Original assignee: ARUKATERU
Current assignee: ARUKATERU
Priority date: 1985-02-07
Filing date: 1986-02-06
Publication date: 1986-10-18
Anticipated expiration: 2009-10-19
Also published as: EP0190730A1; DE3664083D1; EP0190730B1; JPH0683197B2; US4692932A; FR2577087A1; CA1251266A; FR2577087B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】ｌ凱Δ分！本発明は、３つのクロックから３つのクロック同期信号
をユーザー機器に分配するために各クロック信号が１つ
の同期信号を含む時に使用される三重合クロック分配デ
バイスに係る。各デバイスは受信器を含んでおり、各受
信器はＡＮＤ−ＯＲ多数決論理回路で１つの伝送チャネ
ルから導入された信号を受信し、これらの信号をユーザ
ー機器に送出する前にクロック信号から同期信号を分離
する。

従来技術の概要上記のごとき分配デバイスは、例えば電話交換局の場合
のように、クロック信号の安定度か大きく同時に動作の
安全度が大きいことが要求されるときに使用される。

各クロック信号か１つのクロックパルスの欠如から成る
同期信号を含む分配デバイスは公知である。

クロック信号中の１パルスの欠如によって同期信号をシ
ミュレートすると、受信器でクロック信号を再生すると
きに同期マークの時点で再生クロック信号のサイクル比
に関して１２％のオーダの比較的大きい誤差が生じる。

本発明の目的は同期マークｌの時点での再生クロック信
号のサイクル比の誤差を、クロック信号中のパルス欠如
による同期信号のシミュレーンヨンによって与えられる
誤差よりも小さくすることである。

発明の要約本発明の目的は、各クロック信号が同期信号を含むとき
に使用される三重合クロック分配デバイスを提供するこ
とである。本発明デバイスは、少なくとも１つのマスタ
ークロックと、３つのスレーブクロックと、３つのスレ
ーブクロックに接続された多数決論理回路回路を各々が
有する受信器とを含み各スレーブクロックがマスターク
ロックによって駆動される発振器を有する。本発明デバ
イスに於いては、各スレーブクロックがクロック発生器
と同期発生器とを有しており、前記クロック発生器が発
振器以外に、倍周器と倍周器に接続され該倍周器から送
出された信号の周波数を２で除算する分周器と分周器に
接続された出力をもつ初期設定回路とを有しており、゛
前記同期発生器が入力回路とカウンタとＪＫタイプのフ
リップフロップとシフトレジスタとを含んでおり、該入
力回路の入力は別の２つのスレーブクロックの同期発生
器に接続されて該同期発生器からクロック、同期信号を
受信し第１出力は分周器の初期設定回路に接続されてお
り、前記カウンタの入力は倍周器に接続され初期設定入
力は入力回路の第２出力に接続されており、前記ＪＫタ
イプのフリップフロップのクロック入力は第１信号を送
出するカウンタの第１出力に接続されており、前記シフ
トレジスタは分周器によって駆動され且つフリップフロ
ップの反転出力に接続された入力を有しており、前記シ
フトレジスタの第１出力が第１リードによって分周器と
初期設定回路とに接続され第２出力がフリップフロップ
のリセット入力に接続され第３出力が第２リードによっ
て分周器と初期設定回路とに接続されており、前記分周
器は第１出力及び第３出力の各々からパルスを受信した
ときに除数４の除算器として機能し且つ出力インバータ
を介して同期信号を含むクロック信号を送出しており、
クロック信号がカウンタから送出された第１信号と等し
い周波数を有しており、同期信号がクロック信号の１７
２の周波数と該クロック信号の１周期に等しい持続時間
とを有しており、カウンタの第２出力から送出される第
２信号は第１信号の１７２の周波数を有しており該出力
は一方で入力回路の別の入力に接続され他方でインバー
タを介して別の２つのスレーブクロックの各入力回路に
接続されてＩおり、各インバータがクロック同期信号を
送出することを特徴とする。

本発明の別の特徴及び利点は、添付図面に示す具体例に
基く以下の記載より明らかにされるであろう。

第１図は本発明の分配デバイスを示しており、デバイス
は、１つのマスタークロックＯＭと、マスタークロック
によって制御される３つのスレーブクロックＯＥＩ、Ｏ
Ｅ２．Ｏ’Ｅ３と受信器Ｒとを含む。各スレーブクロツ
タは、クロック信号旧、Ｈ２，Ｈ３を夫々発生するクロ
ック発生器ＧＨとクロック発生器に接続された同期発生
器ＧＳとを含む。クロック発生器はクロック信号ライン
Ｗと制御信号ラインＡｓとによってマスタークロックに
接続されている。同期発生器は同期ラインＳによって相
互に接続されている。

受信器Ｒはいずれも等しく、各受信器は、各スレーブク
ロックＯＥＩ、ＯＥ２．ＯＥ３に夫々接続された入力を
もつ多数決論理回路ｌと、互いに接続され且つ多数決論
理回路に接続された同期再生器Ｒ８とクロック再生器Ｒ
１１とを含む。同期再生器は同期信号ＨＳを送出しクロ
ック再生器はクロック信号Ｈを送出する。

第２図はスレーブクロックを示す。クロック発生器Ｇｉ
に於いて、電圧制御される発振器ｖＣＯの入力がクロッ
ク信号ラインＷと制御信号ラインＡＳとを介してマスタ
ークロックに接続され、出力が排他的ＯＲゲート２の入
力に接続されている。ＪＫタイブの２つのフリップフロ
ップ３，４のクロック入力は排他的ＯＲゲート２の出力
に接続されている。フリップフロップ３の非反転出力は
、一方で遅延ライン５を介して排他的ＯＲゲート２の別
の入力に接続されており、他方でフリップフロップ３の
入力Ｋに接続されている。フリップフロップ３の反転出
力は入力Ｊに接続されている。フリップフロップ４の反
転出力はクロック信号Ｈ１を送出するインバータ６に接
続されている。初期設定回路７の出力はフリップフロッ
プ４のリセット入力に接続されており、通電が生じると
回路７はフリップフロップ４に開始信号ＤＥＭを送出す
る。

同期発生器ＧＳは入力回路８を含む。回路８の入力は別
の２つのスレーブクロックの同期発生器に接続されてお
り、これら同期発生器からクロック同期信号Ｓｊｉ、Ｓ
ｋｉを受信する。（添字ｉは図示のスレーブクロックを
示し添字ｊ及びｋは夫々残りの２つのスレーブクロック
を示す）。入力回路８の第１出力はリード１６を介して
初期設定回路７に接続されている。カウンタ９のクロッ
ク入力はクロック発生器の排他的ＯＲゲート２の出力に
接続されており、初期設定入力はリード１７を介して入
力回路８の第２出力に接続されている。第１クロツク信
号ｈｔを送出するカウンタ９の出力はＪＫタイプのフリ
ップフロップ１０のクロック入力に接続されている。ス
レーブクロックの同期に使用される第２クロツク信号ｈ
２を送出するカウンタ９の別の出力は、一方で入力回路
８の１つの入力に直結しており他方で２つのインバータ
１１．１２に接続されている。これらインバータは別の
２つのスレーブクロックにクロック同期信号Ｓｉｊ及び
Ｓｉｋを夫々送出する。フリップフロップ１０の入力Ｊ
は正電位子Ｖに接続されており入力にはアースされてい
る。フリップフロップ１０の反転出力はシフトレジスタ
１３の入力に接続されている。シフトレジスタ１３の第
１および第３の出力は一方でリード１４及び１５を夫々
介してクロック発生器Ｇｌ（のフリップフロップ４の入
力Ｊ及びＫに接続され、他方で初期設定回路７に接続さ
れている。

第２の出力はフリップフロップ１０のリセット入力に接
続され該フリップフロップにリセット信号Ａを送出する
。リード１４及び１５は信号ｓＪ及びｓＫを夫々搬送す
る。シフトレジスタ１３のクロック入力はクロック発生
器ＧＨの排他的ＯＲゲート２の出力に接続されている。

第３図は同期発生器ＧＳの入力回路８を示す。この入力
回路は４つのインバータ２０，２１，２２．２３と、３
つのＡ’ＮＤゲート２４，２５．２６と、１つの１ｉＯ
Ｒゲート２７と、インバータ２８と、フリップフロップ
２９と、遅延回路３０とを有する。ＡＮＤゲートとＮＯ
Ｒゲートとは公知タイプの多数決論理回路を構成してお
り、ＡＮＤゲートは別の２つのスレーブクロックの同期
発生器から送出された同期信号Ｓｊｉ及びＳｋｉと第２
図の同期発生器のカウンタ９から送出された信号ｈ２と
をインバータを介して受信する。ＮＯＲゲートの出力は
インバータ２８を介して、一方でリード１６に他方でＪ
Ｋタイプのフリップフロップ２９のクロック入力に接続
されている。該フリップフロップの入力Ｊは電位子Ｖに
接続され入力にはアースされている。

該フリップフロップの反転出力は一方でリード１７に接
続され他方で遅延回路３０を介してリセット入力に接続
されている。

第４図は第２図のクロック発生１５ＧＨの初期設定回路
７を示す。該回路は主として、ＪＫタイプのフリップフ
ロップ４０とＤタイプの２つのフリシブフロップ４１．
４２とを含む。フリップフロップ４０のクロック入力は
り一ド１６を介して、第３図の入力回路８のインバータ
２８の出力に接続されている。その入力Ｊは電位子Ｖに
接続され入力にはアースされている。

フリップフロップ４１のデータ入力りはフリシブフロッ
プ４０の非反転出力に接続されクロック入力はり一ド１
５に接続されている（第２図）。フリシブフロップ４２
のデータ入力りはフリップフロップ４１の非反転出力に
接続されクロック入力はリード１４に接続されている（
第２図）。フリップフロップ４０，４１゜４２のリセッ
ト入力Ｒは２つのインバータ４３．４４を介して点４５
に接続されている。点４５は電圧＋５Ｖとアースとの間
で直列の抵抗４６とキャパシタ４７とに共通の点である
。フリップフロップ４２の非反転出力はり一ド４８を介
して第２図のフリップフロップ４のリセット入力に接続
されている。

次に発振器ｖＣＯが周波数８ＭＨｚの信号を送出する具
体例でスレーブクロックの動作を説明する。第２図で、
排他的ＯＲゲート２とフリップフロップ３と遅延ライン
５とが倍周器を構成する。排他的ＯＲゲート２は第５図
に示す周波数１６ＭＨｚの信号ＣＫ１６を送出する。

遅延ライン５はフリップフロップ３の非反転出力から出
る信号の伝送に遅延を導入し、フリップフロップ３の特
性値に基いて正確な動作のために必要な最小持続時間を
持つパルスを発生し得る。排他的ＯＲゲート２は周波数
８ＭＨｚの信号の各立ち上がりで周波数１６ＭＨｚの負
パルスを生じ得る。カウンタ９は信号ＣＫ１６で増分さ
れ、夫々周波数４１Ｕｚ及び２ＫＨｚをもつ２つの信号
ｈ１及びｈ２を送出する。クロック信号ｈ１はフリップ
フロップ１０に供給され、クロック信号ｈ２は入力回路
８の多数決論理回路を介してスレーブクロックのカウン
タ９の相互同期にｌ使用される。３つのスレーブクロッ
クのうちの２つのスレーブクロックのカウンタが信号ｈ
２のオーバーラツプ位相を有するとき、第３図のインバ
ータ２８の出力の多数決同期信号ＬＭＳかフリップフロ
ップ２９に与えられ、該フリップフロップは持続時間１
００１ナノ秒のカウンタ初期設定用パルスＬＤを発生す
る。このパルスは各入力回路８によって発生するので、
スレーブクロックの３つのカウンタ９を同時に同一値に
初期設定する。フリップフロップ１０のクロック入力に
与えられたクロック信号ｈ１の負の立ち上がりは、該フ
リップフロップの反転出力から送出された同期パルス５
ＹＩＩを位置決めし、該パルスはシフトレジスタ１３の
直列入力を制御する。

このシフトレジスタ１３は１６ＭＨｚの信号ＣＫ１６と
同期した周波数８Ｍ）［ｚの異なる位相の２つのパルス
ｓＪ及びｓＫを送出する。パルスｓＪ及びｓＫの各々は
倍周器から送出される信号ＣＫ１６の２周期に等しい持
続時ＩＪ（ｔ２ｓナノ秒）を有しており、パルスｓＫの
位相差は信号ＣＨ６の２周期に等しい。シフトレジスタ
１３は更に信号ＣＫ１６の２周期に等しい持続時間をも
ちパルスｓＪに対して信号ＣＫ１６の１周期だけシフト
したパルスＡを送出する。

第２図のフリップフロップ４は同期パルス外で発振器Ｖ
ＣＯから８　Ｍ　ＩＩ　ｚのクロック信号を復元する。

同期パルスＳＹＮがフリップフロップ１０から送出され
ている間はフリップフロップ４の入力Ｊ及びＫが順次０
の状態になり、これがフリップフロップの状態を強制し
てスイッチング周波数を減少させる。

このようにしてフリップフロップの反転出力に接続され
たインバータ６の出力側に８ＭＨｚのクロック信号器が
得られる。これが即ち第１図のスレーブクロックＯＥＩ
、ＯＥ２．ＯＥ３によって送出されるクロック信号器、
１１２．ｌ（３である。この周波数減少は第５図に示さ
れたクロック信号器の能動立ち上がりの反転に等しい。

第５図は第２図の信号のタイミングチャート図である。

クロック信号器の立ち上がりｒは正の立ち上がりであり
、周波数変化がなければこの立ち上がりは負の立ち上が
りであろう。クロック信号器の周波数の変化は立ち上が
りｒｌとｆ２との間で２５０ナノ秒の持続時間をらち、
クロック信号器に組込まれた繰返し周波数４ＫＨｚの同
期信号に対応する。従ってフリップフロップ４は倍周器
から送出された信号（Ｊ１６を除数２又は４で除算する
分周器として機能する。

第６図はスレーブクロックＯＥ２が動作中でありスレー
ブクロックＯＥＩがオンになると想定したときのスレー
ブクロックＯＥＩ及びＯＦ２の信号のタイミングチャー
ト図である。スレーブクロックＯＥｆがオンになると該
スレーブクロックのフリップフロップ４が初期設定回路
７によってブロックされ開始信号ＤＥＭが値０をとる。

従って対応するクロック信号旧がブロックされる。同期
発生器のカウンタ９は繰り上げられ、２つのスレーブク
ロックＯＥ１及びＯ２０のカウンタ９がほぼ同じ位相に
なると直ちに各入力回路８の多数決論理回路が多数決同
期信号ＬＭＳを送出する。該信号は一方でフリップフロ
ップ９に与えられ、これにより該フリップフロップから
カウンタ初期設定用パルスＬＤを送出させ、他方で初期
設定回路７に与えられる。オン直後のスレーブクロック
ＯＥＩに於いては、４ＫＨｚのクロック信号ｈ１を用い
て信号ＳＹに、ｓＪ及びｓＫが発生する。信号ｓＫは（
第４図）多数決同期信号ＬＭＳを受信したフリップフロ
ップ４０の出力の信号をフリップフロップ４１を介して
認識させる。クロック信号ｈ１を初期設定（０番　　　
　　　　にリセット）したスレーブクロックＯＥｌのカ
ウンタ９は、第６図に示すように２５６マイクロ秒遅延
した信号ＳＹＮ、ｓＪ、ｓＫを再度発生する。信号ｓＪ
は初期設定回路７のフリップフロップ４２を介してフリ
ップフロップ４１によって予め送出された信号を認識さ
せる。フリップフロップ４２は開始信号ＤＥＭを送出し
、この信号がクロック発生器ＧＨのフリップフロップ４
を作動させここでクロック信号旧が送出される。

３つのスレーブクロック内の信号に関する第７図のタイ
ミングチャート図は、３つのクロック信号旧、８２．８
３の間の相対位相差が１７２周期を超えないことを示し
ている。第７図でクロック信号［２とＨ３とは同位相で
あり、クロック信号Ｈ１の位相は、１／２周期だけずれ
ている。多数決同期信号ＬＭＳとカウンタ初期設定用パ
ルスしＤとが３つのスレーブクロック内に同時に出現し
、これによりクロック信号！（１，Ｈ２，Ｈ３中で同期
信号を発生させ得る。同時にカウンタ９が初期設定され
ており、カウンタ９から送出されるクロック信号ｈ１が
同位相なので３つのスレーブクロック内で信号ＳＹＮ、
ｓＪ、ｓＫが同位相で存在する。第２図のスレーブクロ
ックＯＥ１に於いて、フリップフロップ４が信号ｓＪ、
ｓＫにより強制されこの強制によってクロック信号Ｈ１
の位相ジャンプが生じる。これにより位相ロックが達成
され、クロックパルスが吸収されたり受信器の多数決論
理回路１によって同期パルスが遮蔽されるという欠点が
生じない。

第８図は第１図の受信器Ｒを示す。多数決論理回路１は
公知のごとく３つのＡＮＤゲートと１つのＮ０Ｒ１ゲー
トから構成され多数決クロック信号１（０を送出する。

同期再生器ＲＳは、第１遅延ライン６０と第１のＤタイ
プの第１フリップフロップ６１と第２遅延ライン６２と
第２のＤタイプの第２フリップフロップ６３とＪＫタイ
プの第３のフリップフロップ６４とインバータ６５とを
有する。第１遅延ライン６０は多数決論理回路Ｉの出力
に接続されている。第１フリップフロップ６１のクロッ
ク入力は第１遅延ライン６０の出力に接続され別の入力
は多数決論理回路の出力に接続されている。第２遅延ラ
イン６２の入力は第１のフリップフロップ６Ｇの反転出
力に接続され、出力は第１フリップフロップのリセット
入力に接続されている。第２フリップフロップ６３の入
力は第１フリップフロップ６１の非反転出力に接続され
、非反転出力はＪＫタイプの第３フリップフロップ６４
の入力Ｊに接続され反転出力は第３フリップフロップの
入力Ｋに接続されている。第３フリップフロップ６４の
非反転出力はインバータ６５に接続されており該インバ
ータが同期信号ＨＳを送出する。

２つの遅延ライン６０．６２とフリップフロップ６エと
はクロックパルスの持続時間の試験回路を構成する。フ
リップフロップ６３と６４とは同期信号の復元回路を構
成する。

クロック再生器ＲＨは排他的ＯＲゲート７０とＤタイプ
の第１フリップフロップ７１と遅延ライン７２とＪＫタ
イプの第２フリップフロップ７３とインノく一タ７４と
を含む。排他的ＯＲゲート７０の１つの入力は多数決論
理回路１の出力に接続されており別の入力は同期再生器
Ｒ３の第１フリップフロップ６１の非反転出力に接続さ
れている。第１フリップフロップ７Ｉの入力は正電位子
Ｖに接続され、クロック入力は排他的ＯＲゲート７０の
出力に接続され、非反転出力は第３フリップフロップ６
４のクロック入力に接続され、反転出力は遅延ライン７
２によってリセット入力に接続されている。第２のフリ
ップフロップ７３のクロック入力は第１フリップフロッ
プ７１の反転出力に接続され、入力Ｊは第３フリップフ
ロップ６４の反転出力に接続され、入力には正電位子Ｖ
に接続され、非反転出力はインバータ７４に接続されて
いる。

インバータ７４の出力がクロック信号Ｈを送出する。

排他的ＯＲゲート７０の出力はまた同期再生器ＲＳの第
２フリップフロップ６３のクロデク入力に接続されてい
る。多数決論理回路１は多数決クロック信号ＨＯを送出
し、該信号は排他的ＯＲゲート７０を介してフリップフ
ロップ７［に伝送される。フリップフロップ７１と遅延
ライン７２とはクロック信号を再生し濾過するための再
生濾過回路を構成する。フリップフロップ７３はクロッ
ク信号の同期分割回路を構成する。

再び前記スレーブクロックの具体例について説明すると
、多数決論理回路ｌから受信されたクロック信号旧、ｌ
（２，）１３は周波数８ＭＨｚをもち各々が同期信号を
含む。第９図は第８図の受信器内での種々の信号のタイ
ミングチャート図を示す。多数決論理回路Ｉによって受
信された信号旧、Ｈ２，Ｈ３が同位相であると想定する
と、出力に多数決クロック信号ＨＯが得られる。第１遅
延ライン６０は、クロック信号ＨＯの１／２周期から１
周期の範囲の時間遅延例えば８０ナノ秒の時間遅延を導
入し、遅延したクロック信号ＯＲを送出する。フリップ
フロップ６１は遅延ライン６２によって例えば５０ナノ
秒に固定された幅をもつパルスＶＣＦを送出する。該パ
ルスＶＣＦは、クロック信号旧、Ｈ２，Ｈ３即ち多数決
クロック信号■０に組込まれた同期信号が遅延クロック
信号ＨＲで認識されたときに出現する。該パルスＶＣＦ
は排他的ＯＲゲート７０に与えられ、該排他的ＯＲゲー
ト７０から送出される信号ＣＫ中に多数決クロック信号
ＩＯ中の同期信号の立ち上がりｒに対応する立ち上がり
の反転を生起する。フリップフロップ６３はクロック信
号旧の同期パルスに等しい持続時間を６つパルスＣＦＭ
を送出する。フリップフロップ７Ｉは非反転出力に２０
ツク信号ＣＫＭを送出し、反転出力にクロック信号ＣＫ
Ｍを送出する。これらの信号は多数決クロック信号］１
０と等しい周波数をもち、多数決クロック信号（（０に
含まれた同期信号の時点でクロック信号を再生する。遅
延ライン７２はフリップフロップ７１の反転出力から送
出された信号ＣＫＭの伝送に信号ＣＫの約１／２周期の
時間遅延を導入する。第３フリップフロップ６４で、信
号ＣＦＭがクロック信号ＣＫＭによって認識される。イ
ンバータ６５の出力で同期信号ＩＩｓが得られる。第２
フリップフロップ７３は、信号ＣＫＭ”の周波数を２で
除算し、インバータ７４は周波数４ＭＨｚのクロック信
号Ｈを送出する。第３フリップフロップ６４の反転出力
から送出される信号は同期信号ＨＳの補数に等しい。該
信号は第２フリップフロップ７３の入力５に与えられク
ロック信号Ｈを同期し得る。

スレーブクロックの作動開始によってクロック信号ＩＩ
　Ｉ　、　Ｈ２、Ｉ＋　３の間に位相差が生じる。この
現象はスレーブクロック制御システムの応答時間に関係
がある。電圧制御される発振器ｖＣＯの制御システムは
、正常動作条件のときのクロック信号間の時間差を２０
ナノ秒に制限している。前述のように各スレーブクロッ
ク内でフリップフロップ４の強制による別の°位相自動
制御が行なわれている。受信器内ではスレーブクロック
の作動開始によって第１０図に示すような多数決クロッ
ク信号ＨＯスプリアスパルスが生じる。第１０図はクロ
ック信号ＨＬ、Ｈ２゜、Ｈ３及びＨＯのタイミングチャ
ート図である。この図で信号旧とＨ２とは同位相であり
最大位相差は２０ナノ秒である。第３スレーブクロツク
ＯＥ３が作動開始すると、クロック信号Ｈ３と別の２つ
のスレーブクロックのいずれかから送出されたクロック
信号とが反対位相であれば信号ＨＯにスプリアスパルス
が発生する。これらのスプリアスパルスは、フリップフ
ロップ７１の反転出力をそのリセット入力にループする
遅延ライン７２によって濾過される。導入される遅延は
多数決クロック信号ＨＯの１７２周期と１周期との間の
範囲である。前記具体例の値で説明すると遅延は１００
ナノ秒のオーダである。フリップフロップ７Ｉと遅延ラ
イン７２との組合せは単安定と等価である。第１０図の
符号Ｆは濾過作用に関係する。同期パルス後、クロック
信号Ｈ３はりａツク信号旧及びＨ２と再度同位相になり
多数決クロック信号ＨＱからスプリアスパルスが消滅す
る。第１０図のタイミングチャート図によれば、クロッ
ク信号Ｈ３の位相ジャンプが多数決クロック信号ＨＯの
立ち上がりｆとｆ２との間を延長させること、及び、こ
の延長かクロック信号旧とＨ２との間の位相差に等しい
即ち図示の例では２０ナノ秒であることが理解されよう
。このような延長は受信器に接続されたユーザー回路に
於いて欠点を生じない。

スレーブクロック内では同期パルスの時点で、クロック
信号旧を送出するフリップフロップ４の動作周波数が変
化する。この変化によって８ＭＨｚのクロック信号の能
動立ち上がりが反転する。この立ち上がりはタイミング
チャート図中符号ｆで示される。スレーブクロックを受
信器に接続する伝送ラインではクロック信号Ｈｉの負の
能動立ち上がりの伝搬時間の差が生じる。この差は０．
５ナノ秒のオーダである。この差１こフリップフロップ
４及びインバータ６のスイッチング時間ｔｐＬＨ，ｔｐ
ＨＬの差を加算する。フリップフロップでは０，５ナノ
秒でありインバータでは１ナノ秒である。合計して、受
信器の多数決論理回路１の入力での誤差は式８式％受信器に於いては同期パルスの時点で、４ＭＨｚの周波
数をもつクロック信号Ｈ１のサイクル比の精度は、多数
決論理回路１及び排他的ＯＲゲート７０のスイッチング
時間ｔｐＨＬ及びｔ　ｐＬＨの伝搬時間の差に関係する
。この差は多数決論理回路ｌでは１ナノ秒、排他的ＯＲ
ゲート７０では１ナノ秒である。従って排他的ＯＲゲー
ト７０の出力でのクロック旧と信号ＣＫと、　の間の誤
差は式％式％従って同期パルスの時点で、受信器から送出されるクロ
ック信号＋１のサイクル比に関する誤差は、εθ＋εｒ
＝４ｎｓに等しく、相対誤差は、４／１２５ｘ　１００＝　３．２％に等しい。

上記の相対誤差は同期パルスがクロック信号中のパルス
の欠如によってンミュレートされるシステムの誤差即ち
１２％を顕著に下回る。従って受信器から出るパルス、
同期信号Ｈ３、クロック信号Ｉ（の精度が改良される。

【図面の簡単な説明】

第１図は本発明の分配デバイスの概略説明図、第２図は
第１図のデバイスのスレーブクロックの説明図、第３図
は第２図の同期発生器の入力回路の説明図、第４図は第
２図のクロック発生器の初期設定回路の説明図、第５図
は第２図の信号のタイミングチャート図、第６図は２つ
のスレーブクロックの信号のタイミングチャート図、第
７図は３つのスレーブクロックの信号のタイミングチャ
ート図、第８図は第１図の受信器の説明図、第９図は第
８図の受信器の信号のタイミングチャート図、第１０図
は多数決論理回路と受信器の検出濾過回路の信号のタイ
ミングチャート図である。ｊ・・・・・多数決論理回路、２，３．５・・・・・・
倍周器、４・・・・・・分周器、６・・・・・・出力イ
ンバータ、７１１１１１．初期設定回路、８・・・・入
力回路、９・・・・・・カウンタ、１０・・・・・・フ
リップフロップ、１１．１２・・・・・・インバータ、
１３・・・・・・シフトレジスタ、１４．１５・・・・
・・リード。

Claims

【特許請求の範囲】

（１）各クロック信号が同期信号を含むときに使用され
る三重合クロック分配デバイスに於いて、デバイスが、
少なくとも１つのマスタークロックと、３つのスレーブ
クロックと、３つのスレーブクロックに接続された多数
決論理回路回路を各々が有する受信器とを含み、各スレ
ーブクロックがマスタークロックによって駆動される発
振器を有しており、デバイスの各スレーブクロックがク
ロック発生器と同期発生器とを有しており、前記クロッ
ク発生器が発振器以外に、倍周器と倍周器に接続され該
倍周器から送出された信号の周波数を２で除算する分周
器と分周器に接続された出力をもつ初期設定回路とを有
しており、前記同期発生器が入力回路とカウンタとＪＫ
タイプのフリップフロップとシフトレジスタとを含んで
おり、該入力回路の入力は別の２つのスレーブクロック
の同期発生器に接続されて該同期発生器からクロック同
期信号を受信し、第１出力は分周器の初期設定回路に接
続されており、前記カウンタの入力は倍周器に接続され
初期設定入力は入力回路の第２出力に接続されており、
前記ＪＫタイプのフリップフロップのクロック入力は第
１信号を送出するカウンタの第１出力に接続されており
、前記シフトレジスタは分周器によって駆動され且つフ
リップフロップの反転出力に接続された入力を有してお
り、前記シフトレジスタの第１出力が第１リードによっ
て分周器と初期設定回路とに接続され第２出力がフリッ
プフロップのリセット入力に接続され第３出力が第２リ
ードによって分周器と初期設定回路とに接続されており
、前記分周器は、第１出力及び第３出力の各々からパル
スを受信したときに除数４の除算器として機能し且つ出
力インバータを介して同期信号を含むクロック信号を送
出しており、クロック信号がカウンタから送出された第
１信号と等しい周波数を有しており、同期信号がクロッ
ク信号の１／２の周波数と該クロック信号の１周期に等
しい持続時間とを有しており、カウンタの第２出力から
送出される第２信号は第１信号の１／２の周波数を有し
ており該出力は一方で入力回路の別の入力に接続され他
方でインバータを介して別の２つのスレーブクロックの
各入力回路に接続されており、各インバータがクロック
同期信号を送出することを特徴とする三重合クロック分
配デバイス。
（２）分周器がＪＫタイプのフリップフロップであり、
該フリップフロップのクロック入力が倍周器に接続され
第１入力が第１リードによってシフトレジスタの第１出
力に接続され第２入力が第２リードによってシフトレジ
スタの第３出力に接続されリセット入力が初期設定回路
に接続され反転出力が出力インバータに接続されており
、シフトレジスタの第１出力及び第３出力の各々は倍周
器によって送出される信号の２周期に等しい持続時間の
パルスを送出し、第３出力により送出されたパルスは第
１出力から送出されたパルスに対して該パルスの幅だけ
シフトしており、シフトレジスタの第２出力は第１出力
から送出されるパルスと等しい幅で１／２パルス幅だけ
シフトしたパルスを送出することを特徴とする特許請求
の範囲第１項に記載の分配デバイス。
（３）入力回路が多数決論理回路とＪＫタイプのフリッ
プフロップと遅延ラインとを有しており、多数決論理回
路がクロック同期信号を受信すべく接続された入力とフ
リップフロップのクロック入力に接続された出力とを有
しており、多数決論理回路の前記出力が初期設定回路に
接続された入力回路の第１出力を構成しており、フリッ
プフロップは正電位に接続される第１入力とアースされ
る第２入力と入力回路の第２出力を構成する反転出力と
を有しており、前記反転出力は遅延ラインによってリセ
ット入力に接続されていることを特徴とする特許請求の
範囲第１項に記載の分配デバイス。
（４）初期設定回路がＪＫタイプの第１フリップフロッ
プとＤタイプの第２フリップフロップとＤタイプの第３
フリップフロップとを有しており、各フリップフロップ
のリセット入力が直列の２つのインバータを介して正電
位に接続されるべく構成され、第１フリップフロップの
第１入力は別の正電位に接続され第２入力はアースされ
クロック入力は入力回路の第１出力に接続されており、
第２フリップフロップの入力は第１フリップフロップの
非反転出力に接続されクロック入力はシフトレジスタの
第３出力に接続されており、第３フリップフロップの入
力は第２フリップフロップの非反転出力に接続されクロ
ック入力はシフトレジスタの第１出力に接続され非反転
出力は分周器のリセット入力に接続されていることを特
徴とする特許請求の範囲第１項に記載の分配デバイス。
（５）受信器が更にクロック再生器と同期再生器とを有
しており、夫々の入力は多数決クロック信号を送出する
多数決論理回路に接続されており、クロック再生器が排
他的ＯＲゲートと再生濾過回路と同期除算回路とを有し
ており、前記排他的ＯＲゲートの入力は多数決論理回路
に接続されており、再生濾過回路は、排他的ＯＲゲート
によって伝送された多数決クロック信号中のクロック信
号を再生濾過すべく排他的ＯＲゲートに接続され且つ第
１及び第２の出力を有しており、同期除算回路は、再生
濾過回路の第２出力から送出される信号によって駆動さ
れ出力インバータを介してクロック信号を送出しており
、同期再生器が多数決クロック信号のパルスの持続時間
の試験回路と同期信号の復元回路とを有しており、前記
試験回路の出力は排他的ＯＲゲートの入力と復元回路と
に接続されており、前記復元回路は一方で排他的ＯＲゲ
ートの出力側に接続され他方で再生濾過回路の第１出力
に接続されており、前記復元回路の第１出力は同期信号
を送出すべく出力インバータに接続され第２出力は同期
除算回路の入力に接続されていることを特徴とする特許
請求の範囲第１項に記載の分配デバイス。
（６）検出濾過回路がＤタイプのフリップフロップと遅
延ラインとを含んでおり、前記フリップフロップのクロ
ック入力は排他的ＯＲゲートの出力に接続されておりデ
ータ入力は正電位に接続され非反転出力と反転出力とは
遅延ラインを介してフリップフロップのリセット入力に
接続されており、該非反転出力及び反転出力が検出濾過
回路の第１及び第２の出力を構成することを特徴とする
特許請求の範囲第５項に記載の分配デバイス。
（７）同期除算回路がＪＫタイプのフリップフロップを
有しており、該フリップフロップのクロック入力は再生
濾過回路の第２出力に接続されており、該同期除算回路
の第１入力は復元回路の出力に接続され第２入力は正電
位に接続され非反転出力はクロック信号を送出すべく出
力インバータに接続されていることを特徴とする特許請
求の範囲第５項に記載の分配デバイス。
（８）試験回路がＤタイプのフリップフロップと第１及
び第２の遅延ラインとを有しており、フリップフロップ
のデータ入力と第１遅延ラインの入力とが多数決論理回
路に接続されており、第１遅延ラインの出力がフリップ
フロップのクロック入力に接続されており、フリップフ
ロップの反転出力が第２遅延ラインによってリセット入
力に接続されており、フリップフロップの非反転出力が
試験回路の出力を構成することを特徴とする特許請求の
範囲第５項に記載の分配デバイス。
（９）復元回路がＤタイプの第１フリップフロップとＪ
Ｋタイプの第２フリップフロップとを有しており、第１
フリップフロップが試験回路の出力に接続されたデータ
入力と、排他的ＯＲゲートに接続されたクロック入力と
、第２フリップフロップの第１入力に接続された非反転
出力と第２フリップフロップの第２入力に接続された反
転出力とを有しており、第２フリップフロップが再生濾
過回路の第１出力に接続されたクロック入力と、復元回
路の第１及び第２の出力を夫々構成する非反転出力及び
反転出力とを有することを特徴とする特許請求の範囲第
５項に記載の分配デバイス。