JPH0683197B2 - 各クロツク信号が同期信号を含むときに使用される三重合クロツク分配デバイス - Google Patents

各クロツク信号が同期信号を含むときに使用される三重合クロツク分配デバイス

Info

Publication number
JPH0683197B2
JPH0683197B2 JP2489686A JP2489686A JPH0683197B2 JP H0683197 B2 JPH0683197 B2 JP H0683197B2 JP 2489686 A JP2489686 A JP 2489686A JP 2489686 A JP2489686 A JP 2489686A JP H0683197 B2 JPH0683197 B2 JP H0683197B2
Authority
JP
Japan
Prior art keywords
output
input
flop
flip
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2489686A
Other languages
English (en)
Other versions
JPS61234140A (ja
Inventor
アラン・デネ
フランシス・アルゴア
ジヤン・オブレ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel CIT SA
Original Assignee
Alcatel CIT SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=9316018&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH0683197(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Alcatel CIT SA filed Critical Alcatel CIT SA
Publication of JPS61234140A publication Critical patent/JPS61234140A/ja
Publication of JPH0683197B2 publication Critical patent/JPH0683197B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 発明の分野 本発明は、３つのクロックから３つのクロック同期信号
をユーザー機器に分配するために各クロック信号が１つ
の同期信号を含む時に使用される三重合クロック分配デ
バイスに係る。各デバイスは受信器を含んでおり、各受
信器はAND−OR多数決論理回路で１つの伝送チャネルか
ら導入された信号を受信し、これらの信号をユーザー機
器に送出する前にクロック信号から同期信号を分離す
る。
従来技術の概要 上記のごとき分配デバイスは、例えば電話交換局の場合
のように、クロック信号の安定度が大きく同時に動作の
安全度が大きいことが要求されるときに使用される。
各クロック信号が１つのクロックパルスの欠如から成る
同期信号を含む分配デバイスは公知である。
クロック信号中の１パルスの欠如によって同期信号をシ
ュミレートすると、受信器でクロック信号を再生すると
きに同期マークの時点で再生クロック信号のサイクル比
に関して12％のオーダの比較的大きい誤差が生じる。
本発明の目的は同期マークの時点での再生クロック信号
のサイクル比の誤差を、クロック信号中のパルス欠如に
よる同期信号のシュミレーションによって与えられる誤
差よりも小さくすることである。
発明の要約 本発明の目的は、各クロック信号が同期信号を含むとき
に使用される三重合クロック分配デバイスを提供するこ
とである。本発明デバイスは、少なくとも１つのマスタ
ークロックと、３つのスレーブクロックと、３つのスレ
ーブクロックに接続された多数決論理回路回路を各々が
有する受信器とを含み各スレーブクロックがマスターク
ロックによって駆動される発振器を有する。本発明デバ
イスに於いては、各スレーブクロックがクロック発生器
と同期発生器とを有しており、前記クロック発生器が発
振器以外に、倍周器と倍周器に接続され該倍周器から送
出された信号の周波数を２で除算する分周器と分周器に
接続された出力をもつ初期設定回路とを有しており、前
記同期発生器が入力回路とカウンタとJKタイプのフリッ
プフロップとシフトレジスタとを含んでおり、該入力回
路の入力は別の２つのスレーブクロックの同期発生器に
接続されて該同期発生器からクロック同期信号を受信し
第１出力は分周器の初期設定回路に接続されており、前
記カウンタの入力は倍周器に接続され初期設定入力は入
力回路の第２出力に接続されており、前記JKタイプのフ
リップフロップのクロック入力は第１信号を送出するカ
ウンタの第１出力に接続されており、前記シフトレジス
タは分周器によって駆動され且つフリップフロップの反
転出力に接続された入力を有しており、前記シフトレジ
スタの第１出力が第１リードによって分周器と初期設定
回路とに接続され第２出力がフリップフロップのリセッ
ト入力に接続され第３出力が第２リードによって分周器
と初期設定回路とに接続されており、前記分周器は第１
出力及び第３出力の各々からパルスを受信したときに除
数４の除算器として機能し且つ出力インバータを介して
同期信号を含むクロック信号を送出しており、クロック
信号がカウンタから送出された第１信号と等しい周波数
を有しており、同期信号がクロック信号の1/2の周波数
と該クロック信号の１周期に等しい持続時間とを有して
おり、カウンタの第２出力から送出される第２信号は第
１信号の1/2の周波数を有しており該出力は一方で入力
回路の別の入力に接続され他方でインバータを介して別
の２つのスレーブクロックの各入力回路に接続されてお
り、各インバータがクロック同期信号を送出することを
特徴とする。
本発明の別の特徴及び利点は、添付図面に示す具体例に
基く以下の記載より明らかにされるであろう。
第１図は本発明の分配デバイスを示しており、デバイス
は、１つのマスタークロックOMと、マスタークロックに
よって制御される３つのスレーブクロックOE1,OE2,OE3
と受信器Ｒとを含む。各スレーブクロックは、クロック
信号H1,H2,H3を夫々発生するクロック発生器GHとクロッ
ク発生器に接続された同期発生器GSとを含む。クロック
発生器はクロック信号ラインＷと制御信号ラインASとに
よってマスタークロックに接続されている。同期発生器
は同期ラインＳによって相互に接続されている。受信器
Ｒはいずれも等しく、各受信器は、各スレーブクロック
OE1,OE2,OE3に夫々接続された入力をもつ多数決論理回
路１と、互いに接続され且つ多数決論理回路に接続され
た同期再生器RSとクロック再生器RHとを含む。同期再生
器は同期信号HSを送出しクロック再生器はクロック信号
Ｈを送出する。
第２図はスレーブクロックを示す。クロック発生器GHに
於いて、電圧制御される発振器VCOの入力がクロック信
号ラインＷと制御信号ラインASとを介してマスタークロ
ックに接続され、出力が排他的ORゲート２の入力に接続
されている。JKタイプの２つのフリップフロップ3,4の
クロック入力は排他的ORゲート２の出力に接続されてい
る。フリップフロップ３の非反転出力は、一方で遅延ラ
イン５を介して排他的ORゲート２の別の入力に接続され
ており、他方でフリップフロップ３の入力Ｋに接続され
ている。フリップフロップ３の反転出力は入力Ｊに接続
されている。フリップフロップ４の反転出力はクロック
信号Hiを送出するインバータ６に接続されている。初期
設定回路７の出力はフリップフロップ４のリセット入力
に接続されており、通電が生じると回路７はフリップフ
ロップ４に開始信号DEMを送出する。
同期発生器GSは入力回路８を含む。回路８の入力は別の
２つのスレーブクロックの同期発生器に接続されてお
り、これら同期発生器からクロック同期信号Sji,Skiを
受信する。（添字ｉは図示のスレーブクロックを示し添
字ｊ及びｋは夫々残りの２つのスレーブクロックを示
す）。入力回路８の第１出力はリード16を介して初期設
定回路７に接続されている。カウンタ９のクロック入力
はクロック発生器の排他的ORゲート２の出力に接続され
ており、初期設定入力はリード17を介して入力回路８の
第２出力に接続されている。第１クロック信号h1を送出
するカウンタ９の出力はJKタイプのフリップフロップ10
のクロック入力に接続されている。スレーブクロックの
同期に使用される第２クロック信号h2を送出するカウン
タ９の別の出力は、一方で入力回路８の１つの入力に直
結しており他方で２つのインバータ11,12に接続されて
いる。これらインバータは別の２つのスレーブクロック
にクロック同期信号Sij及びSikを夫々送出する。フリッ
プフロップ10の入力Ｊは正電位＋Ｖに接続されており入
力Ｋはアースされている。フリップフロップ10の反転出
力はシフトレジスタ13の入力に接続されている。シフト
レジスタ13の第１および第３の出力は一方でリード14及
び15を夫々介してクロック発生器GHのフリップフロップ
４の入力Ｊ及びＫに接続され、他方で初期設定回路７に
接続されている。第２の出力はフリップフロップ10のリ
セット入力に接続され該フリップフロップにリセット信
号Ａを送出する。リード14及び15は信号sJ及びsKを夫々
搬送する。シフトレジスタ13のクロック入力はクロック
発生器GHの排他的ORゲート２の出力に接続されている。
第３図は同期発生器GSの入力回路８を示す。この入力回
路は４つのインバータ20,21,22,23と、３つのANDゲート
24,25,26と、１つのNORゲート27と、インバータ28と、
フリップフロップ29と、遅延回路30とを有する。ANDゲ
ートとNORゲートとは公知タイプの多数決論理回路を構
成しており、ANDゲートは別の２つのスレーブクロック
の同期発生器から送出された同期信号Sji及びSkiと第２
図の同期発生器のカウンタ９から送出された信号h2とを
インバータを介して受信する。NORゲートの出力はイン
バータ28を介して、一方でリード16に他方でJKタイプの
フリップフロップ29のクロック入力に接続されている。
該フリップフロップの入力Ｊは電位＋Ｖに接続され入力
Ｋはアースされている。該フリップフロップの反転出力
は一方でリード17に接続され他方で遅延回路30を介して
リセット入力に接続されている。
第４図は第２図のクロック発生器GHの初期設定回路７を
示す。該回路は主として、JKタイプのフリップフロップ
40とＤタイプの２つのフリップフロップ41,42とを含
む。フリップフロップ40のクロック入力はリード16を介
して、第３図の入力回路８のインバータ28の出力に接続
されている。その入力Ｊは電位＋Ｖに接続され入力Ｋは
アースされている。フリップフロップ41のデータ入力Ｄ
はフリップフロップ40の非反転出力に接続されクロック
入力はリード15に接続されている（第２図）。フリップ
フロップ42のデータ入力Ｄはフリップフロップ41の非反
転出力に接続されクロック入力はリード14に接続されて
いる（第２図）。フリップフロップ40,41,42のリセット
入力Ｒは２つのインバータ43,44を介して点45に接続さ
れている。点45は電圧＋5Vとアースとの間で直列の抵抗
46とキャパシタ47とに共通の点である。フリップフロッ
プ42の非反転出力はリード48を介して第２図のフリップ
フロップ４のリセット入力に接続されている。
次に発振器VCOが周波数8MHzの信号を送出する具体例で
スレーブクロックの動作を説明する。第２図で、排他的
ORゲート２とフリップフロップ３と遅延ライン５とが倍
周器を構成する。排他的ORゲート２は第５図に示す周波
数16MHzの信号CK16を送出する。
遅延ライン５はフリップフロップ３の非反転出力から出
る信号の伝送に遅延を導入し、フリップフロップ３の特
性値に基いて正確な動作のために必要な最小持続時間を
持つパルスを発生し得る。排他的ORゲート２は周波数8M
Hzの信号の各立ち上がりで周波数16MHzの負パルスを生
じ得る。カウンタ９は信号CK16で増分され、夫々周波数
4KHz及び2KHzをもつ２つの信号h1及びh2を送出する。ク
ロック信号h1はフリップフロップ10に供給され、クロッ
ク信号h2は入力回路８の多数決論理回路を介してスレー
ブクロックのカウンタ９の相互同期に使用される。３つ
のスレーブクロックのうちの２つのスレーブクロックの
カウンタが信号h2のオーバーラップ位相を有するとき、
第３図のインバータ28の出力の多数決同期信号LMSがフ
リップフロップ29に与えられ、該フリップフロップは持
続時間100ナノ秒のカウンタ初期設定用パルスLDを発生
する。このパルスは各入力回路８によって発生するの
で、スレーブクロックの３つのカウンタ９を同時に同一
値に初期設定する。フリップフロップ10のクロック入力
に与えられたクロック信号h1の負の立ち上がりは、該フ
リップフロップの反転出力から送出された同期パルスSY
Nを位置決めし、該パルスはシフトレジスタ13の直列入
力を制御する。このシフトレジスタ13は16MHzの信号CK1
6と同期した周波数8MHzの異なる位相の２つのパルスsJ
及びsKを送出する。パルスsJ及びsKの各々は倍周器から
送出される信号CK16の２周期に等しい持続時間（125ナ
ノ秒）を有しており、パルスsKの位相差は信号CK16の２
周期に等しい。シフトレジスタ13は更に信号CK16の２周
期に等しい持続時間をもちパルスsJに対して信号CK16の
１周期だけシフトしたパルスＡを送出する。
第２図のフリップフロップ４は同期パルス外で発振器VC
Oから8MHzのクロック信号を復元する。同期パルスSYNが
フリップフロップ10から送出されている間はフリップフ
ロップ４の入力Ｊ及びＫが順次０の状態になり、これが
フリップフロップの状態を強制してスイッチング周波数
を減少させる。このようにしてフリップフロップの反転
出力に接続されたインバータ６の出力側に8MHzのクロッ
ク信号Hiが得られる。これが即ち第１図のスレーブクロ
ックOE1,OE2,OE3によって送出されるクロック信号H1,H
2,H3である。この周波数減少は第５図に示されたクロッ
ク信号Hiの能動立ち上がりの反転に等しい。第５図は第
２図の信号のタイミングチャート図である。クロック信
号Hiの立ち上がりｆは正の立ち上がりであり、周波数変
化がなければこの立ち上がりは負の立ち上がりであろ
う。クロック信号Hiの周波数の変化は立ち上がりf1とf2
との間で250ナノ秒の持続時間をもち、クロック信号Hi
に組込まれた繰返し周波数4KHzの同期信号に対応する。
従ってフリップフロップ４は倍周器から送出された信号
CK16を除数２又は４で除算する分周器として機能する。
第６図はスレーブクロックOE2が動作中でありスレーブ
クロックOE1がオンになると想定したときのスレーブク
ロックOE1及びOE2の信号のタイミングチャート図であ
る。スレーブクロックOE1がオンになると該スレーブク
ロックのフリップフロップ４が初期設定回路７によって
ブロックされ開始信号DENが値０をとる。従って対応す
るクロック信号H1がブロックされる。同期発生器のカウ
ンタ９は繰り上げられ、２つのスレーブクロックOE1及
びOE2のカウンタ９がほぼ同じ位相になると直ちに各入
力回路８の多数決論理回路が多数決同期信号LMSを送出
する。該信号は一方でフリップフロップ９に与えられ、
これにより該フリップフロップからカウンタ初期設定用
パルスLDを送出させ、他方で初期設定回路７に与えられ
る。オン直後のスレーブクロックOE1に於いては、4KHz
のクロック信号h1を用いて信号SYN,sJ及びsKが発生す
る。信号sKは（第４図）多数決同期信号LMSを受信した
フリップフロップ40の出力の信号をフリップフロップ41
を介して認識させる。クロック信号h1を初期設定（０に
リセット）したスレーブクロックOE1のカウンタ９は、
第６図に示すように256マイクロ秒遅延した信号SYN,sJ,
sKを再度発生する。信号sJは初期設定回路７のフリップ
フロップ42を介してフリップフロップ41によって予め送
出された信号を認識させる。フリップフロップ42は開始
信号DENを送出し、この信号がクロック発生器GHのフリ
ップフロップ４を作動させここでクロック信号H1が送出
される。
３つのスレーブクロック内の信号に関する第７図のタイ
ミングチャート図は、３つのクロック信号H1,H2,H3の間
の相対位相差が1/2周期を超えないことを示している。
第７図でクロック信号H2とH3とは同位相であり、クロッ
ク信号H1の位相は、1/2周期だけずれている。多数決同
期信号LMSとカウンタ初期設定用パルスLDとが３つのス
レーブクロック内に同時に出現し、これによりクロック
信号H1,H2,H3中で同期信号を発生させ得る。同時にカウ
ンタ９が初期設定されており、カウンタ９から送出され
るクロック信号h1が同位相なので３つのスレーブクロッ
ク内で信号SYN,sJ,sKが同位相で存在する。第２図のス
レーブクロックOE1に於いて、フリップフロップ４が信
号sJ,sKにより強制されこの強制によってクロック信号H
1の位相ジャンプが生じる。これにより位相ロックが達
成され、クロックパルスが吸収されたり受信器の多数決
論理回路１によって同期パルスが遮蔽されるという欠点
が生じない。
第８図は第１図の受信器Ｒを示す。多数決論理回路１は
公知のごとく３つのANDゲートと１つのNORゲートから構
成され多数決クロック信号HOを送出する。同期再生器RS
は、第１遅延ライン60と第１のＤタイプの第１フリップ
フロップ61と第２遅延ライン62と第２のＤタイプの第２
フリップフロップ63とJKタイプの第３のフリップフロッ
プ64とインバータ65とを有する。第１遅延ライン60は多
数決論理回路１の出力に接続されている。第１フリップ
フロップ61のクロック入力は第１遅延ライン60の出力に
接続され別の入力は多数決論理回路の出力に接続されて
いる。第２遅延ライン62の入力は第１のフリップフロッ
プ60の反転出力に接続され、出力は第１フリップフロッ
プのリセット入力に接続されている。第２フリップフロ
ップ63の入力は第１フリップフロップ61の非反転出力に
接続され、非反転出力はJKタイプの第３フリップフロッ
プ64の入力Ｊに接続され反転出力は第３フリップフロッ
プの入力Ｋに接続されている。第３フリップフロップ64
の非反転出力はインバータ65に接続されており該インバ
ータが同期信号HSを送出する。
２つの遅延ライン60,62とフリップフロップ61とはクロ
ツクパルスの持続時間の試験回路を構成する。フリップ
フロップ63と64とは同期信号の復元回路を構成する。
クロック再生器RHは排他的ORゲート70とＤタイプの第１
フリップフロップ71と遅延ライン72とJKタイプの第２フ
リップフロップ73とインバータ74とを含む。排他的ORゲ
ート70の１つの入力は多数決論理回路１の出力に接続さ
れており別の入力は同期再生器RSの第１フリップフロッ
プ61の非反転出力に接続されている。第１フリップフロ
ップ71の入力は正電位＋Ｖに接続され、クロック入力は
排他的ORゲート70の出力に接続され、非反転出力は第３
フリップフロップ64のクロック入力に接続され、反転出
力は遅延ライン72によってリセット入力に接続されてい
る。第２のフリップフロップ73のクロック入力は第１フ
リップフロップ71の反転出力に接続され、入力Ｊは第３
フリップフロップ64の反転出力に接続され、入力Ｋは正
電位＋Ｖに接続され、非反転出力はインバータ74に接続
されている。インバータ74の出力がクロック信号Ｈを送
出する。排他的ORゲート70の出力はまた同期再生器RSの
第２フリップフロップ63のクロック入力に接続されてい
る。多数決論理回路１は多数決クロック信号HOを送出
し、該信号は排他的ORゲート70を介してフリップフロッ
プ71に伝送される。フリップフロップ71と遅延ライン72
とはクロック信号を再生し過するための再生過回路
を構成する。フリップフロップ73はクロック信号の同期
分割回路を構成する。
再び前記スレーブクロックの具体例について説明する
と、多数決論理回路１から受信されたクロック信号H1,H
2,H3は周波数8MHzをもち各々が同期信号を含む。第９図
は第８図の受信器内での種々の信号のタイミングチャー
ト図を示す。多数決論理回路１によって受信された信号
H1,H2,H3が同位相であると想定すると、出力に多数決ク
ロック信号HOが得られる。第１遅延ライン60は、クロッ
ク信号HOの1/2周期から１周期の範囲の時間遅延例えば8
0ナノ秒の時間遅延を導入し、遅延したクロック信号HR
を送出する。フリップフロップ61は遅延ライン62によっ
て例えば50ナノ秒に固定された幅をもつパルスVCFを送
出する。該パルスVCFは、クロック信号H1,H2,H3即ち多
数決クロック信号HOに組込まれた同期信号が遅延クロッ
ク信号HRで認識されたときに出現する。該パルスVCFは
排他的ORゲート70に与えられ、該排他的ORゲート70から
送出される信号CK中に多数決クロック信号HO中の同期信
号の立ち上がりｆに対応する立ち上がりの反転を生起す
る。フリップフロップ63はクロック信号H1の同期パルス
に等しい持続時間をもつパルスCFMを送出する。フリッ
プフロップ71は非反転出力にクロック信号CKMを送出
し、反転出力にクロック信号▲▼を送出する。こ
れらの信号は多数決クロック信号HOと等しい周波数をも
ち、多数決クロック信号HOに含まれた同期信号の時点で
クロック信号を再生する。遅延ライン72はフリップフロ
ップ71の反転出力から送出された信号▲▼の伝送
に信号CKの約1/2周期の時間遅延を導入する。第３フリ
ップフロップ64で、信号CFMがクロック信号CKMによって
認識される。インバータ65の出力で同期信号HSが得られ
る。第２フリップフロップ73は、信号▲▼の周波
数を２で除算し、インバータ74は周波数4MHzのクロック
信号Ｈを送出する。第３フリップフロップ64の反転出力
から送出される信号は同期信号HSの補数に等しい。該信
号は第２フリップフロップ73の入力５に与えられクロッ
ク信号Ｈを同期し得る。
スレーブクロックの作動開始によってクロック信号H1,H
2,H3の間に位相差が生じる。この現象はスレーブクロッ
ク制御システムの応答時間に関係がある。電圧制御され
る発振器VCOの制御システムは、正常動作条件のときの
クロック信号間の時間差を20ナノ秒に制限している。前
述のように各スレーブクロック内でフリップフロップ４
の強制による別の位相自動制御が行なわれている。受信
器内ではスレーブクロックの作動開始によって第10図に
示すような多数決クロック信号HOスプリアスパルスが生
じる。第10図はクロック信号H1,H2,H3及びHOのタイミン
グチャート図である。この図で信号H1とH2とは同位相で
あり最大位相差は20ナノ秒である。第３スレーブクロッ
クOE3が作動開始すると、クロック信号H3と別の２つの
スレーブクロックのいずれかから送出されたクロック信
号とが反対位相であれば信号HOにスプリアスパルスが発
生する。これらのスプリアスパルスは、フリップフロッ
プ71の反転出力をそのリセット入力にループする遅延ラ
イン72によって過される。導入される遅延は多数決ク
ロック信号HOの1/2周期と１周期との間の範囲である。
前記具体例の値で説明すると遅延は100ナノ秒のオーダ
である。フリップフロップ71と遅延ライン72との組合せ
は単安定と等価である。第10図の符号Ｆは過作用に関
係する。同期パルス後、クロック信号H3はクロック信号
H1及びH2と再度同位相になり多数決クロック信号HOから
スプリアスパルスが消滅する。第10図のタイミングチャ
ート図によれば、クロック信号H3の位相ジャンプが多数
決クロック信号HOの立ち上がりｆとf2との間を延長させ
ること、及び、この延長がクロック信号H1とH2との間の
位相差に等しい即ち図示の例では20ナノ秒であることが
理解されよう。このような延長は受信器に接続されたユ
ーザー回路に於いて欠点を生じない。
スレーブクロック内では同期パルスの時点で、クロック
信号Hiを送出するフリップフロップ４の動作周波数が変
化する。この変化によって8MHzのクロック信号の能動立
ち上がりが反転する。この立ち上がりはタイミングチャ
ート図中符号ｆで示される。スレーブクロックを受信器
に接続する伝送ラインではクロック信号Hiの負の能動立
ち上がりの伝搬時間の差が生じる。この差は0.5ナノ秒
のオーダである。この差にフリップフロップ４及びイン
バータ６のスイッチング時間tpLH,tpHLの差を加算す
る。フリップフロップでは0.5ナノ秒でありインバータ
では１ナノ秒である。合計して、受信器の多数決論理回
路１の入力での誤差は式 εｅ＝2ns で示される。
受信器に於いては同期パルスの時点で、4MHzの周波数を
もつクロック信号H1のサイクル比の精度は、多数決論理
回路１及び排他的ORゲート70のスイッチング時間tpHL及
びtpLHの伝搬時間の差に関係する。この差は多数決論理
回路１では１ナノ秒、排他的ORゲート70では１ナノ秒で
ある。従って排他的ORゲート70の出力でのクロックHiと
信号CKとの間の誤差は式 εｒ＝2ns で示される。
従って同期パルスの時点で、受信器から送出されるクロ
ック信号Ｈのサイクル比に関する誤差は、 εｅ＋εｒ＝4ns に等しく、相対誤差は、 4/125×100＝3.2％ に等しい。
上記の相対誤差は同期パルスがクロック信号中のパルス
の欠如によってシミュレートされるシステムの誤差即ち
12％を顕著に下回る。従って受信器から出るパルス、同
期信号HS、クロック信号Ｈの精度が改良される。
【図面の簡単な説明】
第１図は本発明の分配デバイスの概略説明図、第２図は
第１図のデバイスのスレーブクロックの説明図、第３図
は第２図の同期発生器の入力回路の説明図、第４図は第
２図のクロック発生器の初期設定回路の説明図、第５図
は第２図の信号のタイミングチャート図、第６図は２つ
のスレーブクロックの信号のタイミングチャート図、第
７図は３つのスレーブクロックの信号のタイミングチャ
ート図、第８図は第１図の受信器の説明図、第９図は第
８図の受信器の信号のタイミングチャート図、第10図は
多数決論理回路と受信器の検出過回路の信号のタイミ
ングチャート図である。 １……多数決論理回路、2,3,5……倍周器、４……分周
器、６……出力インバータ、７……初期設定回路、８…
…入力回路、９……カウンタ、10……フリップフロッ
プ、11,12……インバータ、13……シフトレジスタ、14,
15……リード。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−13756（ＪＰ，Ａ)

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】各クロック信号が同期信号を含むときに使
    用される三重合クロック分配デバイスに於いて、デバイ
    スが、少なくとも１つのマスタークロックと、３つのス
    レーブクロックと、３つのスレーブクロックに接続され
    た多数決論理回路回路を各々が有する受信器とを含み、
    各スレーブクロックがマスタークロックによって駆動さ
    れる発振器を有しており、デバイスの各スレーブクロッ
    クがクロック発生器と同期発生器とを有しており、前記
    クロック発生器が発振器以外に、倍周器と倍周器に接続
    され該倍周器から送出された信号の周波数を２で除算す
    る分周器と分周器に接続された出力をもつ初期設定回路
    とを有しており、前記同期発生器が入力回路とカウンタ
    とJKタイプのフリップフロップとシフトレジスタとを含
    んでおり、該入力回路の入力は別の２つのスレーブクロ
    ックの同期発生器に接続されて該同期発生器からクロッ
    ク同期信号を受信し、第１出力は分周器の初期設定回路
    に接続されており、前記カウンタの入力は倍周器に接続
    され初期設定入力は入力回路の第２出力に接続されてお
    り、前記JKタイプのフリップフロップのクロック入力は
    第１信号を送出するカウンタの第１出力に接続されてお
    り、前記シフトレジスタは分周器によって駆動され且つ
    フリップフロップの反転出力に接続された入力を有して
    おり、前記シフトレジスタの第１出力が第１リードによ
    って分周器と初期設定回路とに接続され第２出力がフリ
    ップフロップのリセット入力に接続され第３出力が第２
    リードによって分周器と初期設定回路とに接続されてお
    り、前記分周器は、第１出力及び第３出力の各々からパ
    ルスを受信したときに除数４の除算器として機能し且つ
    出力インバータを介して同期信号を含むクロック信号を
    送出しており、クロック信号がカウンタから送出された
    第１信号と等しい周波数を有しており、同期信号がクロ
    ック信号の1/2の周波数と該クロック信号の１周期に等
    しい持続時間とを有しており、カウンタの第２出力から
    送出される第２信号は第１信号の1/2の周波数を有して
    おり該出力は一方で入力回路の別の入力に接続され他方
    でインバータを介して別の２つのスレーブクロックの各
    入力回路に接続されており、各インバータがクロック同
    期信号を送出することを特徴とする三重合クロック分配
    デバイス。
  2. 【請求項２】分周器がJKタイプのフリップフロップであ
    り、該フリップフロップのクロック入力が倍周器に接続
    され第１入力が第１リードによってシフトレジスタの第
    １出力に接続され第２入力が第２リードによってシフト
    レジスタの第３出力に接続されリセット入力が初期設定
    回路に接続され反転出力が出力インバータに接続されて
    おり、シフトレジスタの第１出力及び第３出力の各々は
    倍周器によって送出される信号の２周期に等しい持続時
    間のパルスを送出し、第３出力により送出されたパルス
    は第１出力から送出されたパルスに対して該パルスの幅
    だけシフトしており、シフトレジスタの第２出力は第１
    出力から送出されるパルスと等しい幅で1/2パルス幅だ
    けシフトしたパルスを送出することを特徴とする特許請
    求の範囲第１項に記載の分配デバイス。
  3. 【請求項３】入力回路が多数決論理回路とJKタイプのフ
    リップフロップと遅延ラインとを有しており、多数決論
    理回路がクロック同期信号を受信すべく接続された入力
    とフリップフロップのクロック入力に接続された出力と
    を有しており、多数決論理回路の前記出力が初期設定回
    路に接続された入力回路の第１出力を構成しており、フ
    リップフロップは正電位に接続される第１入力とアース
    される第２入力と入力回路の第２出力を構成する反転出
    力とを有しており、前記反転出力は遅延ラインによって
    リセット入力に接続されていることを特徴とする特許請
    求の範囲第１項に記載の分配デバイス。
  4. 【請求項４】初期設定回路がJKタイプの第１フリップフ
    ロップとＤタイプの第２フリップフロップとＤタイプの
    第３フリップフロップとを有しており、各フリップフロ
    ップのリセット入力が直列の２つのインバータを介して
    正電位に接続されるべく構成され、第１フリップフロッ
    プの第１入力は別の正電位に接続され第２入力はアース
    されクロック入力は入力回路の第１出力に接続されてお
    り、第２フリップフロップの入力は第１フリップフロッ
    プの非反転出力に接続されクロック入力はシフトレジス
    タの第３出力に接続されており、第３フリップフロップ
    の入力は第２フリップフロップの非反転出力に接続され
    クロック入力はシフトレジスタの第１出力に接続され非
    反転出力は分周器のリセット入力に接続されていること
    を特徴とする特許請求の範囲第１項に記載の分配デバイ
    ス。
  5. 【請求項５】受信器が更にクロック再生器と同期再生器
    とを有しており、夫々の入力は多数決クロック信号を送
    出する多数決論理回路に接続されており、クロック再生
    器が排他的ORゲートと再生過回路と同期除算回路とを
    有しており、前記排他的ORゲートの入力は多数決論理回
    路に接続されており、再生過回路は、排他的ORゲート
    によって伝送された多数決クロック信号中のクロック信
    号を再生過すべく排他的ORゲートに接続され且つ第１
    及び第２の出力を有しており、同期除算回路は、再生
    過回路の第２出力から送出される信号によって駆動され
    出力インバータを介してクロック信号を送出しており、
    同期再生器が多数決クロック信号のパルスの持続時間の
    試験回路と同期信号の復元回路とを有しており、前記試
    験回路の出力は排他的ORゲートの入力と復元回路とに接
    続されており、前記復元回路は一方で排他的ORゲートの
    出力側に接続され他方で再生過回路の第１出力に接続
    されており、前記復元回路の第１出力は同期信号を送出
    すべく出力インバータに接続され第２出力は同期除算回
    路の入力に接続されていることを特徴とする特許請求の
    範囲第１項に記載の分配デバイス。
  6. 【請求項６】検出過回路がＤタイプのフリップフロッ
    プと遅延ラインとを含んでおり、前記フリップフロップ
    のクロック入力は排他的ORゲートの出力に接続されてお
    りデータ入力は正電位に接続され非反転出力と反転出力
    とは遅延ラインを介してフリップフロップのリセット入
    力に接続されており、該非反転出力及び反転出力が検出
    過回路の第１及び第２の出力を構成することを特徴と
    する特許請求の範囲第５項に記載の分配デバイス。
  7. 【請求項７】同期除算回路がJKタイプのフリップフロッ
    プを有しており、該フリップフロップのクロック入力は
    再生過回路の第２出力に接続されており、該同期除算
    回路の第１入力は復元回路の出力に接続され第２入力は
    正電位に接続され非反転出力はクロック信号を送出すべ
    く出力インバータに接続されていることを特徴とする特
    許請求の範囲第５項に記載の分配デバイス。
  8. 【請求項８】試験回路がＤタイプのフリップフロップと
    第１及び第２の遅延ラインとを有しており、フリップフ
    ロップのデータ入力と第１遅延ラインの入力とが多数決
    論理回路に接続されており、第１遅延ラインの出力がフ
    リップフロップのクロック入力に接続されており、フリ
    ップフロップの反転出力が第２遅延ラインによってリセ
    ット入力に接続されており、フリップフロップの非反転
    出力が試験回路の出力を構成することを特徴とする特許
    請求の範囲第５項に記載の分配デバイス。
  9. 【請求項９】復元回路がＤタイプの第１フリップフロッ
    プとJKタイプの第２フリップフロップとを有しており、
    第１フリップフロップが試験回路の出力に接続されたデ
    ータ入力と、排他的ORゲートに接続されたクロック入力
    と、第２フリップフロップの第１入力に接続された非反
    転出力と第２フリップフロップの第２入力に接続された
    反転出力とを有しており、第２フリップフロップが再生
    過回路の第１出力に接続されたクロック入力と、復元
    回路の第１及び第２の出力を夫々構成する非反転出力及
    び反転出力とを有することを特徴とする特許請求の範囲
    第５項に記載の分配デバイス。
JP2489686A 1985-02-07 1986-02-06 各クロツク信号が同期信号を含むときに使用される三重合クロツク分配デバイス Expired - Lifetime JPH0683197B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8501721A FR2577087B1 (fr) 1985-02-07 1985-02-07 Dispositif de distribution d'horloge tripliquee, chaque signal d'horloge comportant un signal de synchronisation
FR8501721 1985-02-07

Publications (2)

Publication Number Publication Date
JPS61234140A JPS61234140A (ja) 1986-10-18
JPH0683197B2 true JPH0683197B2 (ja) 1994-10-19

Family

ID=9316018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2489686A Expired - Lifetime JPH0683197B2 (ja) 1985-02-07 1986-02-06 各クロツク信号が同期信号を含むときに使用される三重合クロツク分配デバイス

Country Status (6)

Country Link
US (1) US4692932A (ja)
EP (1) EP0190730B1 (ja)
JP (1) JPH0683197B2 (ja)
CA (1) CA1251266A (ja)
DE (1) DE3664083D1 (ja)
FR (1) FR2577087B1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2577087B1 (fr) * 1985-02-07 1987-03-06 Thomson Csf Mat Tel Dispositif de distribution d'horloge tripliquee, chaque signal d'horloge comportant un signal de synchronisation
GB2178926A (en) * 1985-08-09 1987-02-18 Plessey Co Plc Clock signal selection and security arrangements
US5133064A (en) 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
US4977581A (en) * 1988-08-18 1990-12-11 Unisys Corporation Multiple frequency clock system
US5117442A (en) * 1988-12-14 1992-05-26 National Semiconductor Corporation Methods and circuits for synchronizing signals in a modular redundant fault tolerant computer system
US5118975A (en) * 1990-03-05 1992-06-02 Thinking Machines Corporation Digital clock buffer circuit providing controllable delay
FR2661297B1 (fr) * 1990-04-18 1993-02-12 Alcatel Radiotelephone Circuit de multiplexage de signaux d'horloge.
US5115455A (en) * 1990-06-29 1992-05-19 Digital Equipment Corporation Method and apparatus for stabilized data transmission
US5428769A (en) * 1992-03-31 1995-06-27 The Dow Chemical Company Process control interface system having triply redundant remote field units
US5359630A (en) * 1992-08-13 1994-10-25 Digital Equipment Corporation Method and apparatus for realignment of synchronous data
US5812832A (en) * 1993-01-29 1998-09-22 Advanced Micro Devices, Inc. Digital clock waveform generator and method for generating a clock signal
US5394443A (en) * 1993-12-23 1995-02-28 Unisys Corporation Multiple interval single phase clock
US5450458A (en) * 1994-08-05 1995-09-12 International Business Machines Corporation Method and apparatus for phase-aligned multiple frequency synthesizer with synchronization window decoder
US5517147A (en) * 1994-11-17 1996-05-14 Unisys Corporation Multiple-phase clock signal generator for integrated circuits, comprising PLL, counter, and logic circuits
SE504920C2 (sv) * 1995-09-29 1997-05-26 Ericsson Telefon Ab L M Förfarande och system för redundant klockdistribution till telekommunikationsutrustningar i vilka byte av vald klocksignal bland de inkommande klocksignalerna ständigt sker
SE506739C2 (sv) * 1995-09-29 1998-02-09 Ericsson Telefon Ab L M Drift och underhåll av klockdistributionsnät med redundans
JP3953206B2 (ja) * 1998-09-24 2007-08-08 富士通株式会社 高速クロックに対応可能な入力バッファを持つ集積回路装置
US6513149B1 (en) 2000-03-31 2003-01-28 International Business Machines Corporation Routing balanced clock signals
US6664833B1 (en) * 2000-11-20 2003-12-16 Intersil Americas, Inc. Dual-edge function clock generator and method of deriving clocking signals for executing reduced instruction sequences in a re-programmable I/O interface
US7260494B2 (en) * 2005-02-11 2007-08-21 International Business Machines Corporation Eclipz wiretest for differential clock/oscillator signals
US9703314B2 (en) 2014-02-26 2017-07-11 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for a variable frequency and phase clock generation circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2315736A1 (fr) * 1975-06-25 1977-01-21 Materiel Telephonique Systeme de transmission de signaux periodiques
FR2324180A1 (fr) * 1975-09-10 1977-04-08 Materiel Telephonique Systeme de transmission de signaux d'horloge et de signaux auxiliaires
FR2390856A1 (fr) * 1977-05-10 1978-12-08 Lannionnais Electronique Base de temps
FR2427747A1 (fr) * 1978-05-31 1979-12-28 Materiel Telephonique Recepteur de signaux d'horloge et de signaux auxiliaires transmis simultanement
FR2506478A1 (fr) * 1981-05-20 1982-11-26 Telephonie Ind Commerciale Dispositif pour augmenter la securite de fonctionnement d'une horloge dupliquee
FR2513471A1 (fr) * 1981-09-18 1983-03-25 Cit Alcatel Dispositif de distribution de signaux pour autocommutateur temporel
FR2577088B1 (fr) * 1985-02-07 1987-03-06 Thomson Csf Mat Tel Repeteur pour distribution d'horloge tripliquee
FR2577087B1 (fr) * 1985-02-07 1987-03-06 Thomson Csf Mat Tel Dispositif de distribution d'horloge tripliquee, chaque signal d'horloge comportant un signal de synchronisation

Also Published As

Publication number Publication date
JPS61234140A (ja) 1986-10-18
EP0190730A1 (fr) 1986-08-13
DE3664083D1 (en) 1989-07-27
CA1251266A (fr) 1989-03-14
US4692932A (en) 1987-09-08
EP0190730B1 (fr) 1989-06-21
FR2577087B1 (fr) 1987-03-06
FR2577087A1 (fr) 1986-08-08

Similar Documents

Publication Publication Date Title
JPH0683197B2 (ja) 各クロツク信号が同期信号を含むときに使用される三重合クロツク分配デバイス
US4151373A (en) Data transmission system
US4260912A (en) Digital delay generator
US5691660A (en) Clock synchronization scheme for fractional multiplication systems
JP3505011B2 (ja) 高精度信号発生回路
US4748644A (en) Method and apparatus for a constant frequency clock source in phase with a variable frequency system clock
EP0214676B1 (en) Clock signal regenerator arrangement
GB2375666A (en) High speed phase selector
JPS61184941A (ja) 三重合クロツク分配用中継器
EP0249128B1 (en) Ttl technology digital timing unit
US6928574B1 (en) System and method for transferring data from a lower frequency clock domain to a higher frequency clock domain
JPH06507769A (ja) クロック同期方法および回路
USRE31551E (en) Digital delay generator
JPS61127243A (ja) ビツト位相同期回路
SU1290282A1 (ru) Устройство дл синхронизации вычислительной системы
US4327442A (en) Clock recovery device
JP3253514B2 (ja) Ｐｌｌ回路におけるクロック生成回路
US4092605A (en) Phase delay simulator
JPH0770996B2 (ja) ギヤツプが付随する書込みクロツクからギヤツプのない読出しクロツクへの変換方法および装置
JPH04268841A (ja) 相互同期装置
KR970005112Y1 (ko) 위상동기장치
JPS6151456B2 (ja)
JP3382020B2 (ja) 信号発生器用タイミング制御回路
SU1182669A1 (ru) Делитель частоты с переменным коэффициентом делени
JPH0137886B2 (ja)