JPH06507769A - クロック同期方法および回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 クロック同期方法および回路 発明の分野 本発明は、デジタル通信システム用のクロック同期回路およびクロック信号を受 信したデータ信号に同期させる方法に関する。

発明の背景 デジタル通信システムは、受信した情報においてできるだけ低い誤差率を達成す るために、正確なりロックの復元またはクロック同期技術を必要とする。時分割 多重アクセス（ＴＤＭＡ　：　Ｔｉｍｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐ　Ｉ 　ｃ　Ａｃｃｅｓｓ）システムでは、情報は特定のタイムスロット内で通信され る。バースト・モードのＴＤＭＡシステムでは、デジタル通信システムの送受信 機は、１つのタイム・スロットで送信し、別のもので受信する。例えば、デジタ ル方式のヨーロッパ・コードレス遠隔通信システム（Ｄ　Ｅ　ＣＴ　：　Ｄｉｇ ｉｔａｌ　ＥｕｒｏｐｅａｎＣｏｒｄｌｅｓｓ　Ｔｅｌｅｃｏｍｍｕｎｉｃａｒ ｉｏｎ　ｓｙｓｔｅｍ）では、送受信機は最初のタイム・スロットで送信し、１ ３番目のもので受信する。情報は設定された時間間隔でのみ通信されるので、正 確なりロック同期を達成することは特に重要である。

典型的に、同期語が、受信すべきデータに先だっており、送受信機クロックには 、その同期語の間、それ自体を後続のデータに同期させるのに非常に短い期間し がない。

送受信機がそのクロックを受信データに正確に同期させる能力は、システムの性 能全体およびその受信データを正確に復元する能力に重大な影響を及ぼす。送受 信機のクロックと受信データとの同期がとれていないと、受信データのデコード の際に誤差が入り込む可能性がある。これはノイズの多い状態において顕著であ る。したがって、受信したデータ信号においてできるだけ低いビット誤差率を達 成するために、正確なりロック同期技術が必要とされている。

７２Ｋｂｉｔ／ｓのデータ速度を有するＣＴ−２のような、現在のバースト・モ ードＴＤＭＡシステムは、受信データ速度より速い、例えば１６，３２．　また は６４倍もの、周波数を有している。送受信機クロックは、同期語の最初の遷移 （ｔ　ｒａｎｓ　ｉ　ｔ　１ｏｎ）を受信する際に、クロック信号を発生する。

最初の遷移が受信されるまでクロック信号が発生されないので、同期に誤差が生 じる。この誤差は、ＣＴ−２システムのような低データ速度システムでは受け入 れ可能である。しかしながら、１．１５２Ｍｂ　ｉ　ｔ／ｓのデータ速度を有す るＤＥＣＴ（７）！うな、１００Ｋｂｉｔ／ｓ以上の高いデータ速度のシステム にとって、このような誤差を受け入れることはできず、したがって、高価なおよ び／または電力を消費するクリスタルおよび制御回路が、適度なビット誤差率を 達成するのに十分高速なりロック信号を生成するためには、必要である。

バースト・モード通信システムにおいてクロ７り同期を達成する別の方法は、フ ェーズ・ロック回路を利用を必要とする。しかしながら、フェーズ・ロック技術 は、大きな空間と電力を要し、これはデータ速度が速くなればなるほど増大する ものである。これは、携帯可能な通信製品において用いる送受信機においては、 大きな不利である。更に、バースト・モード通信システムは、複雑なフェーズ・ ロック回路が必要なこともあり、そのようなシステムのコストを増大することに なる。

ソフトウェアで制御する方法も、バースト・モード通信システムにおいてクロッ ク同期を達成するために用いることができる。しがしながら、システムのクロッ ク速度が高くなるにつれて、ソフトウェアの実施は極端に複雑となり、高価で電 力を消費するマイクロプロセッサや大量のメモリを必要とする。大きくかつ電力 を消費するフェース・ロック回路に関しては、このよな回路の空間および電力が 、携帯可能な通信製品用の送受信機にとって、主要な欠点となろう。

したがって、本発明は、上記従来技術の問題を軽減する、改良されたクロック同 期回路およびクロック信号を同期させる方法を提供しようとするものである。

発明の概要 本発明の第１の観点によれば、デジタル通信システムにおいて、クロ７り信号を 受信したデータ信号と同期させる方法が提供され、前記クロック信号は、前記受 信データ信号の信号周波数より所定量だけ高い信号周波数を有するものであり、 前記方法は： ａ）論理的に前記クロック信号を前記受信データ信号と組み合せて近似同期信号 を供給するステ・ノブ；ｂ）前記近似同期信号を前記受信データ信号と比較し、 および前記近似同期信号と前記受信データ信号との間の差にしたがって誤差信号 全発生するステップ；およびＣ）前記近似同期信号と前記受信データ信号との間 の差を減少するように、前記誤差信号に応答して、前記クロック信号を遅延させ るステップ、 から成るものである。

好適実施例では、前記ステップａ）　、ｂ）およびｃ）ｌよ、前記近似同期信号 が前記受信データ信号に同期されるまで、前記遅延されたクロック信号を前記受 信データ信号と論理的に組み合せながら、繰り返す。

第２実施例では、前記遅延させるステ・ノブ１よ、前記誤差信号から、前記近似 同期信号と前記受信データ信号との間の差を決定すること、および前記近似同期 信号力ｆ前記受信データ信号に同期されるように、前記決定した差をこ対応した 遅延を導入することを含む。この構成の利点は、ステ・ノブａ）、ｂ）およびＣ ）を連続的に繰り返す必要なしに、同期を比較的素早く達成できることである。

システム力（短ｌ／１同期８吾を用し１ている場合、これは重要である。

好ましくは、前記論理的に組み合せるステーノブＩよ、前菖己クロック信号を前 記受信データ信号とＡＮＤを取って組み合せ信号を供給するステップ、および前 記組み合せ信号を所定量で分周して、前記近似同期信号を供給するステ・ノブ、 を含む。

く（−スト・モード・システムでは、クロック信号は受信データ信号の第１の遷 移に応答して発生される。そして、前記ステップａ）、ｂ）およびＣ）を、受信 データ信号の連続する立ち上がりおよび立ち下がり遷移に応答して、繰り返すこ ともできる。

本発明の第２の観点によれば、デジタル通信システムにおいて、クロック信号を 受信したデータ信号に同期させるためのクロック同期回路が提供され、前記クロ ック信号は、前記受信データ信号の信号周波数より所定量だけ高い信号周波数を 有し： 前記クロック信号を供給するクロック；論理的に前記クロック信号を前記受信デ ータ信号と組み合せて近似同期信号を供給する論理手段であって、前記近似同期 信号は前記デジタル通信システムに同期信号全供給するものであり、： 前記近似同期信号を前記受信データ信号と比較し、および前記近似同期信号と前 記受信データ信号との間の差にしたがって誤差信号を発生する比較手段；および 前記クロックおよび前記論理手段に結合されており、前記近似同期信号と前記受 信データ信号との間の差を減少するように、前記誤差信号に応答して、前記クロ ック信号を遅延させる遅延回路、 から成るものである。

好ましくは、前記論理手段は、前記受信データ信号を受け取る第１人力と、前記 クロック信号を受け取る第２人力と、および出力とを有するＡＮＤゲート、およ び入力が前記ＡＮＤグー）の出力に結合されており、第１出力が前記比較手段に 結合されており、および第２出力が前記デジタル通信システムに前記同期信号を 供給するためのものである分周器を含む。

好適実施例では、前記遅延手段は： 誤差信号の受信時にカウントが変化するカウンタ；複数のフィルタであって、各 々所定の帯域を有しかつ前記カウンタのカウントにしたがって選択可能であり、 前記誤差信号のサイズが前記所定の帯域にしたがう所定値より大きい時、選択さ れたフィルタがイネーブル信号を供給するようにした、前記フィルタ：および 前記複数のフィルタに結合された複数のフリップ−プロップであって、前記フィ ルタの各々が、所定数のフリップ−フロップと関連しており、前記関連するフィ ルタからのイネーブル信号に応答して、所定数のフリップ−フロップがイネーブ ルされ、これによって所定の遅延を前記クロ・ツク信号に導入するようにした、 フリップ−フロップ、を含む。

したがって、本発明は、従来技術において必要とされた、大きく、複雑でかつ電 力を消費する回路を必要とせずに、正確なりロックの同期を達成することができ る手段および方法を提供することが、総められよう。

更に、クロック遅延技術を用いて、受信したデータとクロック信号との差によっ て発生される誤差信号を制御してしするので、同期における誤差が、高データ速 度でも、高価な高速動作クロックの必要なく、除去することができる。例えば、 ＣＴ−２システムにおいて用いられ、比較的安価で簡単に入手可能なりロックを 、本発明によって、ＩＭｂｉｔ／秒のデータ速度を有するデジタル通信システム に用いることができる。

図面の簡単な説明 本発明の実施例を２件、例示のためのみに、添付図面を参照して、これより説明 する。ここで： 第１図は、本発明によるデジタル通信システムの第１クロツク同期回路のブロッ ク概略図を示す。

第２図は、本発明によるデジタル通信システムの第２クロツク同期回路のブロッ ク概略図を示す。

第３ａ〜３ｆ図は、第２図の第１図の回路のタイミング図を示す。

第４図は、図１の第１クロツク同期回路の一部のブロック概略図である。

詳細な説明 第１図は、本発明の好適実施例による、第１クロツク同期回路２のブロック概略 図である。アンテナやデータ復調手段のような、デジタル通信システムの他の部 分は、示されてν）ないが、当業者には、クロック同期回路２がデジタル通信シ ステム内の送受信機または受信機の一部であることは、明白であろう。

人力データ信号（Ａ）は、送受信機（図示せず）のアンテナ（図示せず）で受信 され、デコードの後ＡＮＤゲート４の一方の入力に供給される。受信されたデー タ信号Ａは、遅延９を介して、比較回路８の第１人力にも供給される。

クロック１０は、クロック信号Ｂを発生し、これがＡＮＤゲート４の第２人力に 結合される。ＡＮＤゲート４の出力は、分周器６に結合され、その出力は比較回 路８に結合される。

遅延９は、受信データ信号にある遅延を加え、ＡＮＤゲート４および分周器６の いかなる遅延をも補償する。

クロック信号Ｂは、受信データ信号より所定量だけ高速であり、分局器６は、Ａ ＮＤゲート４からの出力信号Ｃを、この所定量によって分周するように構成され ている。例えば、ＩＭｂｉｔ／秒のデータ速度を有するデジタル通信システムで は、１６Ｍｂ　ｉ　ｔ／秒のクロックを用いてクロック信号Ｂを生成することが でき、これは、受信データ信号より１６倍高速である。この場合、分周器６は、 １６分割分周器となる。

このような周波数クリスタルは、容易に入手可能であり、かつ安価である。上記 所定量は、１６以外の値を取ることもでき、これは例示の目的でのみ選択された ことが、詔められよう。

分周器６からの出力信号りは、比較回路８に供給されることに加えて、送受信機 回路の他の部分にも供給される。この信号Ｄ　（ＲＸクロック）をシステムクロ ックとして用し１て、受信データ信号に同期させる。

比較回路８の出力は、イネーブル回路１２に結合され、これは出力が遅延回路１ ４に結合されている。遅延回路１４は、一連の所定遅延を、選択的にクロック信 号経路Ｂに導入することができる手段を備えている。好適実施例では、このよう な手段は、一連のフリップ−フロップからなる（第４図参照）が、当業者には別 の手段も明白であろう。比較回路８からの出力信号Ｅに応答して、イネーブル回 路１２は、クロック信号Ｂ経路に所定の遅延を導入するように、選択的に遅延回 路１４の一連のフリップ−フロップをイネーブルする。一連のフリップ−フロッ プのどれをイネーブルするかの選択は、信号Ｅによって決定される。勿論遅延が ゼロのこともある。

クロック同期回路２の動作を、ここで第３ａ〜３ｆ図を参照して説明する。

序文において述べたように、送受信機は、そのシステムクロックを入力データに 同期させるために、データに先立つ同期語を用いている。第３ａ図は、１ビツト の同期語を示しており、これはＡＮＤゲート４に供給される。受信データ信号Ａ は、好適実施例では受信データ信号Ａより１６倍高速なりロック信号Ｂ（第３ｂ 図）とＡＮＤを取られ、出力信号Ｃ（第３ｃ図）を生成する。出力信号Ｃは、分 周器６において１６分周されて、信号りを生成し、これは比較回路８に結合され る。信号りは、同期クロック信号の推定（以後「粗同期」クロックと呼ぶ）であ り、最悪の場合の誤差、この場合、受信データ信号Ａのビット期間の約１／３２ を有する。

「粗同期」クロックと受信同期語との間のタイミング誤差は、比較回路８におい て信号りを受信した同期語Ａと比較することによって、判断する。比較回路８は 、同期語Ａとクロック信号Ｂとの間の誤差に等しい幅のパルスを有する誤差信号 Ｅ（第３ｆ図）を発生する。好適実施例では、比較回路８は、排他的ＯＲゲート から成るものである。連続誤差パルスは、次にイネーブル回路１２によって用い られ、所定の遅延を導入するように、遅延回路１４を選択的にイネーブルする。

ここで、第４図も参照すると、好適実施例では、イネーブル回路１２は、カウン タ５２に結合され、異なる帯域を有する一連のＲＣフィルタ５０を備えている。

各ＲＣフィルタ５０は、関連するしきい値検出器５１を有する。ＲＣフィルタの 各々の帯域は、それぞれのフリップ−フロップ経路によって導入される遅延と同 様な比率のものである。カウンタ５２は、それが比較回路８から誤差信号Ｅを受 信する毎に、増分または減少され、カウンタの各カウントが、一連のフィルタ内 の異なるフィルタを選択する。カウンタおよび一連のフィルタも、遅延回路１４ の一連のフリップ−フロップ５４に結合されており、カウンタのカウントおよび フィルタからの出力に応答して、選択的にイネーブルされる。各フィルタの出力 は、所定数のフリップ−フロップに結合されている。フリップ−フロップがイネ ーブルされるのは、誤差信号Ｅの幅が、十分広く、フィルタを通過した後にでも 、そのフリップ−フロップをイネーブルするのに十分大きな出力信号を供給でき るような場合である。

イネーブル回路１２および遅延回路１４の動作は、以下の通りである。

誤差信号を受信すると、カウンタ５２は、１だけ増分または減少される。このカ ウンタのカウントは、フィルタの１つを選択する。誤差信号の輻が十分大きいと 、選択されたフィルタは、所定の遅延をクロック信号Ｂに導入するように、所定 数のフリップ−フロップをイネーブルする。次の誤差信号が発生されるのは、同 期語の次の遷移′においてであり、遅延された（或は、フィルタ出力がフリップ −フロップをイネーブルするには十分でながった時は、遅延されない）クロック 信号を同期語と組み合せることによってなされる。次の誤差信号の受信時、カウ ンタが１増分または減少され、したがって、先のフィルタより狭い帯域を有する 異なるフィルタが選択されることになる。次の誤差信号の輻が十分大きい場合、 選択されたフィルタの出力は所定数のフリップ−フロップをイネーブルするので 、これによって、異なる遅延がクロック信号経路に導入されることになる。

これらの遅延が、同期語の遷移を用いてクロ７り信号Ｂに導入されるので、誤差 信号Ｅの誤差パルス幅は、連続的に減少される。この誤差パルスの漸次減少は、 同期語の期間中に行なわれる。同期語の最初の遷移において、または後続の遷移 において、誤差信号の輻が狭くて何の遅延もまたは付加的な遅延を導入する必要 がない場合、フリップ−フロップはそれぞれ１つも、またはそれ以上イネーブル されない。同期を達成する前は、１回の同期語の遷移のみ（即ち、同期回路２を 回る１回の「ループ」）が必要であり、クロック信号Ｂが既に正確に受信データ 信号と同期されており遅延回路１４によって遅延を導入する必要がない場合は、 不要であることが認められよう。

上述の同期方法は、同期語の立ち上がり遷移、または立ち下がり遷移に応答して 、実施することができることが、認められよう。また、両方の遷移に応答してこ れを実施することもでき、これによって同期が生じる期間を短縮することができ る。

一旦データが受信されたなら、または同期語内の同期ビットが不正確であること が見つけられた場合、本デジタル通信システムはリセットされることが認められ よう。

ここで、第２図も参照すると、本発明による第２クロツク同期回路が示されてい る。第２クロツク同期回路２２は、イネーブル回路１２を論理回ｖＩＩ３１に置 き換えたことを除ν）て、上述の第１クロツク同期回路２と同様である。しかし ながら、第１図の構成要素に類似のものは、同一参照番号に番号２０を加えたも のによって引用する。

受信した同期語の最初の遷移に応答して、第３ａ〜３ｆ図を参照して第１クロツ ク同期回路２につｌ／）で上述したのと同じ方法で、誤差信号Ｅが発生される。

論理回路３１は、一連のＲＣフィルタと論理ゲートから成るものとすることがで きるが、同期回路２８に結合されており、誤差信号Ｅを受信すると、論理回路３ １はその幅、したがって、同期を達成するためにクロック信号経路Ｂ＆こ導入し なくてはならない遅延を決定する。誤差信号の輻が実質的にゼロの場合、論理回 路３１は、クロック信号が遅延を付加されていない経路ｒａＪをとるように、出 力信号を供給する。

その幅がゼロでない場合、クロック信号は、論理回路３１の出力に応答して、経 路ｒｂＪをとる。

論理回路３１は、線３３を介して、信号を遅延回路３４）こ供給し、その輻に対 応した遅延を導入するようにフリップ−フロップを選択的にイネーブルす、る。

したがって、少なくとも同期語の１回の遷移の後、クロック同期が達成されたこ とを、第２クロツク同期回路２２は保証するのである。これは、非常に短い同期 語を用いているデジタル通信システムにおいては、格別の利点をもたらすもので ある。

このように、本発明の実施例は、同期語の終端において、クロック信号Ｂが受信 データ信号に正確に同期され、次のデータに対する送受信機のビット誤差率を最 少に抑えるようにすることを、保証するものである。本発明は、同期語全認識す るだけでなく、同期語を用いて同期をとることによって、これを達成している。

要約すれば、本発明は、デジタル通信システム、特に１００Ｋｂｉｔ／ｓ以上の データ速度のものにおけるいかなるクロック誤差をも、簡単かつ安価に、根絶す ることができ、更に大電力を消費する回路や高価な高速動作クリスタルの必要性 のない、手段および方法を提供するものである。

また、本発明は、特定のデジタル通信システムの制約が与えられる、ＡＮＤ動作 、分周、比較等の各々において、必要とされる精度を決める可能性のある、シス テム設計者に柔軟性をもたらすものであることも、認められよう。

また、本発明は、クロック同期を必要とする全てのデジタル通信システムに応用 可能であることも、認められよう。更に、本発明は送受信機を参照して記載され たが、本発明は受信機にも応用可能である。

Ｆｌｖλ２ 国際調査報告 ”°゛°′″″−°°１°０“′°°“′９°　Ｐ（ｍＴ／ＵＰ　９２１０１８ ５３ＡＮｌ−Ｉ　ＡＮＧ　ＡｈＪ　ＮＥ：Ｘ　ＡＮｈＪＥ：ＸＥ：

Claims (13)

【特許請求の範囲】
1. １．デジタル通信システムにおいて、クロック信号を受信したデータ信号と同期 させる方法であって、前記クロック信号は、前記受信データ信号の信号周波数よ り所定量だけ高い信号周波数を有するものであり、前記方法は：ａ）論理的に前 記クロック信号を前記受信データ信号と組み合せて近似同期信号を供給するステ ップ；ｂ）前記近似同期信号を前記受信データ信号と比較し、および前記近似同 期信号と前記受信データ信号との間の差にしたがって誤差信号を発生するステッ プ；およびｃ）前記近似同期信号と前記受信データ信号との間の差を減少するよ うに、前記誤差信号に応答して、前記クロック信号を遅延させるステップ； から成ることを特徴とする方法。
2. ２．請求項１記載の方法であって、更に、前記受信データ信号の第１遷移に応答 して、前記クロック信号を発生するステップを含むことを特徴とする方法。
3. ３．請求項１または２記載の方法であって、前記ステップａ），ｂ）およびｃ） は、前記近似同期信号が前記受信データ信号に同期されるまで、前記遅延された クロック信号を前記受信データ信号と論理的に組み合せながら、繰り返すことを 特徴とする方法。
4. ４．請求項２および３記載の方法であって、前記受信データは、データが後に続 く同期語を含んでおり、並びに前記ステップａ），ｂ）およびｃ）前記同期語の 立ち上がりおよび立ち下がり遷移に応答して、操り返されることを特徴とする方 法。
5. ５．請求項１または２記載の方法であって、前記遅延させるステツプは： 前記誤差信号から、前記近似同期信号と前記受信データ信号との間の差を決定す ること；および 前記近似同期信号が前記受信データ信号に同期されるように、前記決定した差に 対応した遅延を導入すること；を含むことを特徴とする方法。
6. ６．前記のいずれかの請求項に記載の方法であって、前記論理的に組み合せるス テップｂ）は： 前記クロック信号と前記受信データ信号との論理積をとり、組み合せ信号を供給 するステップ；および前記組み合せ信号を所定量で分周して、前記近似同期信号 を供給するステップ； を含むことを特徴とする方法。
7. ７．デジタル通信システムにおいて、クロック信号を受信したデータ信号に同期 させるためのクロック同期回路であって、前記クロック信号は、前記受信データ 信号の信号周波数より所定量だけ高い信号周波数を有し： 前記クロック信号を供給するクロック；論理的に前記クロック信号を前記受信デ ータ信号と組み合せて近似同期信号を供給する論理手段であって、前記近似同期 信号は前記デジタル通信システムに同期信号を供給するものであり； 前記近似同期信号を前記受信データ信号と比較し、および前記近似同期信号と前 記受信データ信号との間の差にしたがって誤差信号を発生する比較手段；および 前記クロックおよび前記論理手段に結合されており、前記近似同期信号と前記受 信データ信号との間の差を減少するように、前記誤差信号に応答して前記クロッ ク信号を遅延させる遅延回路； から成ることを特徴とするクロック同期回路。
8. ８．請求項７記載のクロック同期回路であって、前記論理手段は： 前記受信データ信号を受け取る第１入力と、前記クロック信号を受け取る第２入 力と、および出力とを有するＡＮＤゲート；および 入力が前記ＡＮＤゲートの出力に結合されており、第１出力が前記比較手段に結 合されており、および第２出力が前記デジタル通信システムに前記同期信号を供 給する分周器；を含むことを特徴とするクロック同期回路。
9. ９．請求項７または８記載のクロック同期回路であって、前記遅延回路は： 前記誤差信号から、前記近似同期信号と前記受信データ信号との間の差を決定す る手段；および 前記近似同期信号が前記受信データ信号に同期されるように、前記決定した差に 対応した遅延を導入する遅延手段；を含むことを特徴とするクロック同期回路。
10. １０．請求項７または８記載のクロック同期回路であって、前記遅延回路は： 誤差信号の受信時にカウントが変化するカウンタ；複数のフィルタであって、各 々所定の帯域を有しかつ前記カウンタのカウントにしたがって選択可能であり、 前記誤差信号のサイズが、所定の帯域に依存する所定値より大きい時、選択され たフィルタがイネーブル信号を供給するようにした前記フィルタ；および 前記複数のフィルタに結合された複数のフリップーフロップであって、前記フィ ルタの各々が、所定数のフリップーフロップと関連しており、前記関連するフィ ルタからのイネーブル信号に応答して、所定数のフリップーフロップがイネーブ ルされ、これによって所定の遅延を前記クロック信号に導入するようにしたフリ ップーフロップ；を含むことを特徴とするクロック同期回路。
11. １１．前記の請求項のいずれかに記載のクロック同期回路であって、前記比較手 段は、排他的ＯＲゲートから成ることを特徴とするクロック同期回路。
12. １２．前記の請求項のいずれかに記載のクロック同期回路であって、前記クロッ クは、前記受信データ信号の第１遷移に応答して、前記クロック信号を供給する ことを特徴とするクロック同期回路。
13. １３．バースト・モードＴＤＭＡシステムの受信機において用いられる、請求項 ７ないし１２のいずれかに記載のクロック同期回路または請求項１ないし６のい ずれかに記載のクロック信号同期方法。