JP3211283B2 - フィルター回路 - Google Patents
フィルター回路Info
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- JP3211283B2 JP3211283B2 JP26834991A JP26834991A JP3211283B2 JP 3211283 B2 JP3211283 B2 JP 3211283B2 JP 26834991 A JP26834991 A JP 26834991A JP 26834991 A JP26834991 A JP 26834991A JP 3211283 B2 JP3211283 B2 JP 3211283B2
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- Japan
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- signal
- circuit
- pulse
- timer block
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Description
【０００１】
【産業上の利用分野】本発明は、フィルター回路に関
し、特にパルス信号伝送路におけるフィルター回路に関
する。
し、特にパルス信号伝送路におけるフィルター回路に関
する。
【０００２】
【従来の技術】従来、パルス信号伝送路において、パル
ス信号に重畳されたアナログノイズを除去する手段とし
て、シュミットトリガー回路を用いて前記アナログノイ
ズ成分を除去していた。
ス信号に重畳されたアナログノイズを除去する手段とし
て、シュミットトリガー回路を用いて前記アナログノイ
ズ成分を除去していた。
【０００３】
【発明が解決しようとする課題】パルス信号に重畳され
たアナログノイズをシュミットトリガー回路で除去する
従来技術では、アナログノイズレベルがパルス信号に比
較して小さい場合は完全に除去することが可能である
が、アナログノイズレベルがシュミットトリガー回路の
スレッショルドレベルを越えるような場合にはアナログ
ノイズを除去することができない。
たアナログノイズをシュミットトリガー回路で除去する
従来技術では、アナログノイズレベルがパルス信号に比
較して小さい場合は完全に除去することが可能である
が、アナログノイズレベルがシュミットトリガー回路の
スレッショルドレベルを越えるような場合にはアナログ
ノイズを除去することができない。
【０００４】本発明の目的は、パルス信号の伝送線路の
受端に発生したリンギング等のアナログノイズを除去す
るフィルター回路を提供することにある。
受端に発生したリンギング等のアナログノイズを除去す
るフィルター回路を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るフィルター回路は、シュミットトリガ
ー回路と、第１および第２のタイマーブロックと、ＳＲ
型フリップフロップ回路とを有し、 前記シュミットトリ
ガー回路は入力受信信号をパルス信号に変換し、パルス
信号が高レベルに変化した時点で前記第１のタイマーブ
ロックを起動し、低レベルに変化した時点で第２のタイ
マーブロックを起動し、起動された前記第１又は第２の
タイマーブロックは、前記パルス信号の最小パルス幅の
範囲内で予め設定された時間ｔ０−Δｔ経過後に第１の
タイミング信号を発生し、前記第１のタイミング信号に
より他方のタイマーブロックを初期化するとともに前記
パルス信号の論理レベルを判定し、前記パルス信号の論
理レベルが起動時から反転している場合には自らのタイ
マーブロックも初期化し、起動時と同じ論理レベルを維
持している場合には、予め設定された時間ｔ０＋Δｔ経
過後にタイマーブロックが発生する第２のタイミング信
号により、自らのタイマーブロックを初期化するととも
に起動時と同じ論理レベルを前記ＳＲ型フリップフロッ
プ回路に設定し外部出力するものである。
め、本発明に係るフィルター回路は、シュミットトリガ
ー回路と、第１および第２のタイマーブロックと、ＳＲ
型フリップフロップ回路とを有し、 前記シュミットトリ
ガー回路は入力受信信号をパルス信号に変換し、パルス
信号が高レベルに変化した時点で前記第１のタイマーブ
ロックを起動し、低レベルに変化した時点で第２のタイ
マーブロックを起動し、起動された前記第１又は第２の
タイマーブロックは、前記パルス信号の最小パルス幅の
範囲内で予め設定された時間ｔ０−Δｔ経過後に第１の
タイミング信号を発生し、前記第１のタイミング信号に
より他方のタイマーブロックを初期化するとともに前記
パルス信号の論理レベルを判定し、前記パルス信号の論
理レベルが起動時から反転している場合には自らのタイ
マーブロックも初期化し、起動時と同じ論理レベルを維
持している場合には、予め設定された時間ｔ０＋Δｔ経
過後にタイマーブロックが発生する第２のタイミング信
号により、自らのタイマーブロックを初期化するととも
に起動時と同じ論理レベルを前記ＳＲ型フリップフロッ
プ回路に設定し外部出力するものである。
【０００６】また、入力受信信号の伝送レートに比して
充分高速なパルスを発生するパルス発生回路を有し、前
記パルスを前記第１および第２のタイマーブロックに供
給し、各タイマーブロックは、それぞれ、カウンタ回路
と比較器を備え、起動時には前記パルスをカウンタ回路
で計数するとともに、比較器を用いて計数値を２つの設
定データと一致検査することにより前記第１および第２
のタイミング信号を発生するようにするものである。
充分高速なパルスを発生するパルス発生回路を有し、前
記パルスを前記第１および第２のタイマーブロックに供
給し、各タイマーブロックは、それぞれ、カウンタ回路
と比較器を備え、起動時には前記パルスをカウンタ回路
で計数するとともに、比較器を用いて計数値を２つの設
定データと一致検査することにより前記第１および第２
のタイミング信号を発生するようにするものである。
【０００７】
【作用】これにより、入力受信信号のシュミットトリガ
ー回路による変換結果において検出された立ち上がりま
たは立ち下がり変化が、一定時間経過後も安定して持続
するか否かを常に判定することが可能となり、受信端に
重畳したノイズによる影響が除去された信号として最終
的にＳＲ型フリップフロップに設定され、フィルタ回路
から出力されることになる。
ー回路による変換結果において検出された立ち上がりま
たは立ち下がり変化が、一定時間経過後も安定して持続
するか否かを常に判定することが可能となり、受信端に
重畳したノイズによる影響が除去された信号として最終
的にＳＲ型フリップフロップに設定され、フィルタ回路
から出力されることになる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示す回路図、図
２は、図１における各点の信号の波形を示す図である。
２は、図１における各点の信号の波形を示す図である。
【００１０】まずはじめに図１の回路構成について説明
する。
する。
【００１１】図１において、本発明によるフィルター回
路は、シュミットトリガー回路２と、２つのタイマーブ
ロックと、ＳＲ型フリップフロップ回路１１と、パルス
発生回路３とから構成される。ここで、パルス発生回路
３は、受信信号の伝送レートに比較して充分高い周波数
のパルスを発生し、この出力パルスは、２つのタイマー
ブロックに供給される。各タイマーブロック内では、こ
のパルスをカウントすることにより、この高速なパルス
の精度を持つ遅延信号を発生する。入力端子１は伝送線
路の受端であり、受信信号は、シュミットトリガー回路
２に入力され、シュミットトリガー回路２のしきい値で
決まるパルス信号に変換される。
路は、シュミットトリガー回路２と、２つのタイマーブ
ロックと、ＳＲ型フリップフロップ回路１１と、パルス
発生回路３とから構成される。ここで、パルス発生回路
３は、受信信号の伝送レートに比較して充分高い周波数
のパルスを発生し、この出力パルスは、２つのタイマー
ブロックに供給される。各タイマーブロック内では、こ
のパルスをカウントすることにより、この高速なパルス
の精度を持つ遅延信号を発生する。入力端子１は伝送線
路の受端であり、受信信号は、シュミットトリガー回路
２に入力され、シュミットトリガー回路２のしきい値で
決まるパルス信号に変換される。
【００１２】第１のタイマーブロックは、入力パルスの
立ち上がりエッジに同期してセットされるフリップフロ
ップ回路４と、フリップフロップ回路４の出力信号の立
ち上がりエッジに同期してフリップフロップ回路９をセ
ットする微少パルス信号を発生するワンショット回路５
と、フリップフロップ回路４の出力信号によりパルス発
生回路３からのカウントパルスをカウンタに入力するア
ンドゲート回路６と、前記カウントパルスをカウントす
るカウンタ回路７と、カウンターの出力値と設定された
２種のｔ０−Δｔ時間とｔ０＋Δｔ時間とを比較して２
つの比較信号を出力する比較回路８と、比較回路８から
のｔ０−Δｔ時間経過信号に同期して前記シュミットト
リガー回路の出力信号をサンプリングしサンプリング時
にサンプリング信号がロウレベルの時に出力信号を反転
するフリップフロップ回路９と、前記ｔ０−Δｔ時間経
過信号に同期して負の微少リセット信号を後述する第２
のタイマーブロックへ送出するワンショット回路２０
と、フリップフロップ回路９の出力が反転したときに同
期してフリップフロップ回路４とカウンタ回路７と後述
する第２のタイマーブロックをリセットする負の微少パ
ルス信号を出力するワンショット回路１０と、比較回路
８からの負論理のｔ０＋Δｔ時間経過信号と前記ワンシ
ョット回路１０からの負のリセット信号と後述する第２
のタイマーブロックからの負のリセット信号の論理和を
とり、この第１のタイマーブロックを初期状態にリセッ
トするアンド回路１６とからなる。
立ち上がりエッジに同期してセットされるフリップフロ
ップ回路４と、フリップフロップ回路４の出力信号の立
ち上がりエッジに同期してフリップフロップ回路９をセ
ットする微少パルス信号を発生するワンショット回路５
と、フリップフロップ回路４の出力信号によりパルス発
生回路３からのカウントパルスをカウンタに入力するア
ンドゲート回路６と、前記カウントパルスをカウントす
るカウンタ回路７と、カウンターの出力値と設定された
２種のｔ０−Δｔ時間とｔ０＋Δｔ時間とを比較して２
つの比較信号を出力する比較回路８と、比較回路８から
のｔ０−Δｔ時間経過信号に同期して前記シュミットト
リガー回路の出力信号をサンプリングしサンプリング時
にサンプリング信号がロウレベルの時に出力信号を反転
するフリップフロップ回路９と、前記ｔ０−Δｔ時間経
過信号に同期して負の微少リセット信号を後述する第２
のタイマーブロックへ送出するワンショット回路２０
と、フリップフロップ回路９の出力が反転したときに同
期してフリップフロップ回路４とカウンタ回路７と後述
する第２のタイマーブロックをリセットする負の微少パ
ルス信号を出力するワンショット回路１０と、比較回路
８からの負論理のｔ０＋Δｔ時間経過信号と前記ワンシ
ョット回路１０からの負のリセット信号と後述する第２
のタイマーブロックからの負のリセット信号の論理和を
とり、この第１のタイマーブロックを初期状態にリセッ
トするアンド回路１６とからなる。
【００１３】第２のタイマーブロックは、シュミットト
リガー回路２の出力信号を反転させるインバータ回路１
２と、インバータ回路１２の出力パルスの立ち上がりエ
ッジに同期してセットされるフリップフロップ回路１３
と、フリップフロップ回路１３の出力信号により前記パ
ルス発生回路３からのカウントパルスをカウンタに入力
するアンドゲート回路１４と、カウントパルスをカウン
トするカウンタ回路１５と、カウンターの出力値と設定
された２種のｔ０−Δｔ時間とｔ０＋Δｔ時間とを比較
して２つの比較信号を出力する比較回路１７と、比較回
路１７からのｔ０−Δｔ時間経過信号に同期して負の微
少リセット信号を前記第１のタイマーブロックへ出力す
るワンショット回路１８と、比較回路１７からの負論理
のｔ０＋Δｔ時間経過信号と第１のタイマーブロックか
らの負のリセット信号の論理和をとり、この第２のタイ
マーブロックを初期状態にリセットするアンド回路１９
とからなる。
リガー回路２の出力信号を反転させるインバータ回路１
２と、インバータ回路１２の出力パルスの立ち上がりエ
ッジに同期してセットされるフリップフロップ回路１３
と、フリップフロップ回路１３の出力信号により前記パ
ルス発生回路３からのカウントパルスをカウンタに入力
するアンドゲート回路１４と、カウントパルスをカウン
トするカウンタ回路１５と、カウンターの出力値と設定
された２種のｔ０−Δｔ時間とｔ０＋Δｔ時間とを比較
して２つの比較信号を出力する比較回路１７と、比較回
路１７からのｔ０−Δｔ時間経過信号に同期して負の微
少リセット信号を前記第１のタイマーブロックへ出力す
るワンショット回路１８と、比較回路１７からの負論理
のｔ０＋Δｔ時間経過信号と第１のタイマーブロックか
らの負のリセット信号の論理和をとり、この第２のタイ
マーブロックを初期状態にリセットするアンド回路１９
とからなる。
【００１４】次に信号について説明する。図２の波形Ｓ
０が信号の送信端での出力波形である。この信号Ｓ０が
伝送路を経由して信号の受端側に到達した受信信号をＳ
１とする。この受信信号Ｓ１をシュミットトリガー回路
２に入力して波形整形を行った信号がＳ２である。信号
のノイズが大きいため、前記シュミットトリガー回路２
では完全にノイズの除去ができずにノイズ成分がパルス
として現れる。この信号Ｓ２はインバータ回路１２に入
力され、パルス信号／Ｓ２が生成される。
０が信号の送信端での出力波形である。この信号Ｓ０が
伝送路を経由して信号の受端側に到達した受信信号をＳ
１とする。この受信信号Ｓ１をシュミットトリガー回路
２に入力して波形整形を行った信号がＳ２である。信号
のノイズが大きいため、前記シュミットトリガー回路２
では完全にノイズの除去ができずにノイズ成分がパルス
として現れる。この信号Ｓ２はインバータ回路１２に入
力され、パルス信号／Ｓ２が生成される。
【００１５】本発明の効果をわかりやすく説明するため
に図２に示すＺ１とＺ３の２つの区間に分けて回路動作
を説明する。
に図２に示すＺ１とＺ３の２つの区間に分けて回路動作
を説明する。
【００１６】区間Ｚ１では、元の信号Ｓ０の立ち下がり
エッジ近傍にパルスノイズが発生した状態を示す。区間
Ｚ１では、パルス信号Ｓ２の最初の立ち上がりエッジで
フリップフロップ回路４がセットされる。このタイミン
グでフリップフロップ回路９もセットされると同時にゲ
ート回路６を通してカウントパルスがカウンタ回路７に
入力されカウンタ回路７はカウントを開始する。
エッジ近傍にパルスノイズが発生した状態を示す。区間
Ｚ１では、パルス信号Ｓ２の最初の立ち上がりエッジで
フリップフロップ回路４がセットされる。このタイミン
グでフリップフロップ回路９もセットされると同時にゲ
ート回路６を通してカウントパルスがカウンタ回路７に
入力されカウンタ回路７はカウントを開始する。
【００１７】又パルス信号／Ｓ２の最初の立ち上がりエ
ッジでフリップフロップ回路１３がセットされカウンタ
回路７に続いてカウンタ回路１５もカウントを開始す
る。しかし比較回路１７よりも早く比較回路８の方がｔ
０−Δｔ時間経過信号Ａ１を出力し、ｔ０−Δｔ時間経
過信号Ａ１に同期したリセット信号によりカウンタ回路
１５とフリップフロップ回路１３はリセットされ第２の
タイマーブロックは初期状態にもどる。
ッジでフリップフロップ回路１３がセットされカウンタ
回路７に続いてカウンタ回路１５もカウントを開始す
る。しかし比較回路１７よりも早く比較回路８の方がｔ
０−Δｔ時間経過信号Ａ１を出力し、ｔ０−Δｔ時間経
過信号Ａ１に同期したリセット信号によりカウンタ回路
１５とフリップフロップ回路１３はリセットされ第２の
タイマーブロックは初期状態にもどる。
【００１８】ｔ０−Δｔ時間経過信号Ａ１が出力された
時点では、信号Ｓ２はハイレベルを保持しているためフ
リップフロップ回路９はリセットされない。よってカウ
ンタ回路７はカウントを継続し、負論理のｔ０＋Δｔ時
間経過信号Ａ３を出力する。この信号Ａ３によりＳＲフ
リップフロップがセットされると同時に信号Ａ３により
カウンタ回路７とフリップフロップ回路４はリセットさ
れ、この第１のタイマーブロックは初期状態に戻る。
時点では、信号Ｓ２はハイレベルを保持しているためフ
リップフロップ回路９はリセットされない。よってカウ
ンタ回路７はカウントを継続し、負論理のｔ０＋Δｔ時
間経過信号Ａ３を出力する。この信号Ａ３によりＳＲフ
リップフロップがセットされると同時に信号Ａ３により
カウンタ回路７とフリップフロップ回路４はリセットさ
れ、この第１のタイマーブロックは初期状態に戻る。
【００１９】また第２のタイマーブロックのフリップフ
ロップ回路１３は、前記ｔ０−Δｔ時間経過の信号／Ｓ
２の立ち上がりエッジでセットされ、カウンタ回路１５
は、カウントを開始し、続いてフリップフロップ回路４
も信号Ｓ１の立ち上がりエッジでセットされるため、カ
ウンタ回路７はカウントを開始する。しかし今回は、比
較回路８よりも早く比較回路１７の方がｔ０−Δｔ時間
経過信号Ｂ１を出力するため、ｔ０−Δｔ時間経過信号
Ｂ１に同期したリセット信号によりカウンタ回路７とフ
リップフロップ回路４はリセットされ、第１のタイマー
ブロックは初期状態に戻る。
ロップ回路１３は、前記ｔ０−Δｔ時間経過の信号／Ｓ
２の立ち上がりエッジでセットされ、カウンタ回路１５
は、カウントを開始し、続いてフリップフロップ回路４
も信号Ｓ１の立ち上がりエッジでセットされるため、カ
ウンタ回路７はカウントを開始する。しかし今回は、比
較回路８よりも早く比較回路１７の方がｔ０−Δｔ時間
経過信号Ｂ１を出力するため、ｔ０−Δｔ時間経過信号
Ｂ１に同期したリセット信号によりカウンタ回路７とフ
リップフロップ回路４はリセットされ、第１のタイマー
ブロックは初期状態に戻る。
【００２０】カウンタ回路１５は、カウントを継続し、
比較回路１７は負論理のｔ０＋Δｔ時間経過信号Ｂ３を
出力する。この信号Ｂ３よりＳＲフリップフロップがリ
セットされると同時に信号Ｂ３によりカウンタ回路１５
とフリップフロップ回路１３はリセットされ、この第２
のタイマーブロックは初期状態に戻る。よって出力端子
２１には、信号Ｓ１よりｔ０＋Δｔ時間遅れてパルスノ
イズが除去された信号Ｃが出力される。
比較回路１７は負論理のｔ０＋Δｔ時間経過信号Ｂ３を
出力する。この信号Ｂ３よりＳＲフリップフロップがリ
セットされると同時に信号Ｂ３によりカウンタ回路１５
とフリップフロップ回路１３はリセットされ、この第２
のタイマーブロックは初期状態に戻る。よって出力端子
２１には、信号Ｓ１よりｔ０＋Δｔ時間遅れてパルスノ
イズが除去された信号Ｃが出力される。
【００２１】区間Ｚ３では、ノイズパルスが発生した状
態を示す。区間Ｚ３では、パルス信号Ｓ２の最初の立ち
上がりエッジでフリップフロップ回路４がセットされ
る。このタイミングでフリップフロップ回路９もセット
されると同時にゲート回路６を通してカウントパルスが
カウンタ回路７に入力されカウンタ回路７はカウントを
開始する。
態を示す。区間Ｚ３では、パルス信号Ｓ２の最初の立ち
上がりエッジでフリップフロップ回路４がセットされ
る。このタイミングでフリップフロップ回路９もセット
されると同時にゲート回路６を通してカウントパルスが
カウンタ回路７に入力されカウンタ回路７はカウントを
開始する。
【００２２】又パルス信号／Ｓ２の最初の立ち上がりで
フリップフロップ回路１３がセットされカウンタ回路７
に続いてカウンタ回路１５もカウントを開始する。しか
し比較回路１７よりも早く比較回路８のほうがｔ０−Δ
ｔ時間経過信号Ａ１を出力し、ｔ０−Δｔ時間経過信号
Ａ１に同期したリセット信号によりカウンタ回路１５と
フリップフロップ回路１３はリセットされ第２のカウン
タブロックは初期状態に戻る。
フリップフロップ回路１３がセットされカウンタ回路７
に続いてカウンタ回路１５もカウントを開始する。しか
し比較回路１７よりも早く比較回路８のほうがｔ０−Δ
ｔ時間経過信号Ａ１を出力し、ｔ０−Δｔ時間経過信号
Ａ１に同期したリセット信号によりカウンタ回路１５と
フリップフロップ回路１３はリセットされ第２のカウン
タブロックは初期状態に戻る。
【００２３】ｔ０−Δｔ時間経過信号Ａ１が出力された
時点では、信号Ｓ２はロウレベルのため、フリップフロ
ップ回路９はリセットされ、信号Ａ５の立ち上がりエッ
ジに同期してワンショット回路１０は負論理の微少リセ
ット信号Ａ２を出力する。よってカウンタ回路７及びフ
リップフロップ回路４はリセットされ第１のタイマーブ
ロックも第２のタイマーブロックに続き初期状態に戻り
ＳＲフリップフロップ回路１１は動作せずパルスノイズ
信号は除去される。
時点では、信号Ｓ２はロウレベルのため、フリップフロ
ップ回路９はリセットされ、信号Ａ５の立ち上がりエッ
ジに同期してワンショット回路１０は負論理の微少リセ
ット信号Ａ２を出力する。よってカウンタ回路７及びフ
リップフロップ回路４はリセットされ第１のタイマーブ
ロックも第２のタイマーブロックに続き初期状態に戻り
ＳＲフリップフロップ回路１１は動作せずパルスノイズ
信号は除去される。
【００２４】
【発明の効果】以上説明したように本発明は、アナログ
ノイズレベルがシュミットトリガー回路のスレッショル
ドレベルを越えるような場合においても図１のように回
路を構成することにより、シュミットトリガー回路によ
ってパルス信号に重畳されたパルスノイズを除去するこ
とができる。
ノイズレベルがシュミットトリガー回路のスレッショル
ドレベルを越えるような場合においても図１のように回
路を構成することにより、シュミットトリガー回路によ
ってパルス信号に重畳されたパルスノイズを除去するこ
とができる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の各点の信号波形図である。
１ 入力端子（信号受端） ２ シュミットトリガー回路 ３ パルス発生回路 ４，９，１３ Ｄ型フリップフロップ回路 ５，１０，１８，２０ ワンショット回路 ６，１４，１６，１９ アンド回路 ７，１５ カウンタ回路 ８，１７ 比較回路 １１ ＳＲ型フリップフロップ回路 １２ インバータ回路 ２１ 出力端子
Claims (2)
- 【請求項１】 シュミットトリガー回路と、第１および
第２のタイマーブロックと、ＳＲ型フリップフロップ回
路とを有し、 前記シュミットトリガー回路は入力受信信号をパルス信
号に変換し、パルス信号が高レベルに変化した時点で前
記第１のタイマーブロックを起動し、低レベルに変化し
た時点で第２のタイマーブロックを起動し、起動された
前記第１又は第２のタイマーブロックは、前記パルス信
号の最小パルス幅の範囲内で予め設定された時間ｔ０−
Δｔ経過後に第１のタイミング信号を発生し、前記第１
のタイミング信号により他方のタイマーブロックを初期
化するとともに前記パルス信号の論理レベルを判定し、
前記パルス信号の論理レベルが起動時から反転している
場合には自らのタイマーブロックも初期化し、起動時と
同じ論理レベルを維持している場合には、予め設定され
た時間ｔ０＋Δｔ経過後にタイマーブロックが発生する
第２のタイミング信号により、自らのタイマーブロック
を初期化するとともに起動時と同じ論理レベルを前記Ｓ
Ｒ型フリップフロップ回路に設定し外部出力することを
特徴とするフィルタ回路。 - 【請求項２】 入力受信信号の伝送レートに比して充分
高速なパルスを発生するパルス発生回路を有し、前記パ
ルスを前記第１および第２のタイマーブロックに供給
し、各タイマーブロックは、それぞれ、カウンタ回路と
比較器を備え、起動時には前記パルスをカウンタ回路で
計数するとともに、比較器を用いて計数値を２つの設定
データと一致検査することにより前記第１および第２の
タイミング信号を発生するようにしたことを特徴とする
請求項１に記載のフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26834991A JP3211283B2 (ja) | 1991-09-19 | 1991-09-19 | フィルター回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26834991A JP3211283B2 (ja) | 1991-09-19 | 1991-09-19 | フィルター回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0583094A JPH0583094A (ja) | 1993-04-02 |
| JP3211283B2 true JP3211283B2 (ja) | 2001-09-25 |
Family
ID=17457302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26834991A Expired - Lifetime JP3211283B2 (ja) | 1991-09-19 | 1991-09-19 | フィルター回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211283B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5910827B2 (ja) * | 2012-09-26 | 2016-04-27 | 横河電機株式会社 | チャタリング除去回路 |
| US9479149B1 (en) * | 2015-07-07 | 2016-10-25 | Infineon Technologies Ag | Overshoot compensation |
-
1991
- 1991-09-19 JP JP26834991A patent/JP3211283B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583094A (ja) | 1993-04-02 |
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