JPH0583094A - フイルター回路 - Google Patents
フイルター回路Info
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- JPH0583094A JPH0583094A JP3268349A JP26834991A JPH0583094A JP H0583094 A JPH0583094 A JP H0583094A JP 3268349 A JP3268349 A JP 3268349A JP 26834991 A JP26834991 A JP 26834991A JP H0583094 A JPH0583094 A JP H0583094A
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Abstract
(57)【要約】
【目的】 パルス信号の伝送線路の受端に発生したリン
ギング等のアナログノイズを除去する。 【構成】 シュミットトリガー回路２と、シュミットト
リガー回路２の出力信号をトリガー信号とし２種の時間
幅に応じた信号を出力し、それぞれのカウンタ回路７，
１５で相互に制御する２つのタイマーブロックと、それ
ぞれのタイマーブロックの出力信号によりセット又はリ
セットされるＳＲ型フリップフロップ回路１１とからな
る。
ギング等のアナログノイズを除去する。 【構成】 シュミットトリガー回路２と、シュミットト
リガー回路２の出力信号をトリガー信号とし２種の時間
幅に応じた信号を出力し、それぞれのカウンタ回路７，
１５で相互に制御する２つのタイマーブロックと、それ
ぞれのタイマーブロックの出力信号によりセット又はリ
セットされるＳＲ型フリップフロップ回路１１とからな
る。
Description
【０００１】
【産業上の利用分野】本発明は、フィルター回路に関
し、特にパルス信号伝送路におけるフィルター回路に関
する。
し、特にパルス信号伝送路におけるフィルター回路に関
する。
【０００２】
【従来の技術】従来、パルス信号伝送路において、パル
ス信号に重畳されたアナログノイズを除去する手段とし
て、シュミットトリガー回路を用いて前記アナログノイ
ズ成分を除去していた。
ス信号に重畳されたアナログノイズを除去する手段とし
て、シュミットトリガー回路を用いて前記アナログノイ
ズ成分を除去していた。
【０００３】
【発明が解決しようとする課題】パルス信号に重畳され
たアナログノイズをシュミットトリガー回路で除去する
従来技術では、アナログノイズレベルがパルス信号に比
較して小さい場合は完全に除去することが可能である
が、アナログノイズレベルがシュミットトリガー回路の
スレッショルドレベルを越えるような場合にはアナログ
ノイズを除去することができない。
たアナログノイズをシュミットトリガー回路で除去する
従来技術では、アナログノイズレベルがパルス信号に比
較して小さい場合は完全に除去することが可能である
が、アナログノイズレベルがシュミットトリガー回路の
スレッショルドレベルを越えるような場合にはアナログ
ノイズを除去することができない。
【０００４】本発明の目的は、パルス信号の伝送線路の
受端に発生したリンギング等のアナログノイズを除去す
るフィルター回路を提供することにある。
受端に発生したリンギング等のアナログノイズを除去す
るフィルター回路を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るフィルター回路においては、シュミッ
トトリガー回路の出力信号をトリガー信号とし２種の時
間幅に応じた信号を出力し、それぞれのカウンタ回路を
相互に制御する２つのタイマーブロックと、それぞれの
タイマーブロックの出力信号によりセット又はリセット
されるＳＲ型フリップフロップとを有するものである。
め、本発明に係るフィルター回路においては、シュミッ
トトリガー回路の出力信号をトリガー信号とし２種の時
間幅に応じた信号を出力し、それぞれのカウンタ回路を
相互に制御する２つのタイマーブロックと、それぞれの
タイマーブロックの出力信号によりセット又はリセット
されるＳＲ型フリップフロップとを有するものである。
【０００６】また、アナログノイズの重畳された最小パ
ルス幅を仮にｔ０とするパルス信号からパルス信号成分
を抽出するフィルター回路であって、シュミットトリガ
ー回路のパルスノイズが重畳された出力信号の立ち上が
りエッジに同期してｔ０−Δｔ時間後に入力信号をサン
プリングする信号Ａ１を出力し、この信号Ａ１により後
述の第２のカウンタ回路を初期状態にリセットし、又サ
ンプリング時に入力信号がロウレベルの時に自らを初期
状態にリセットするとともにリセット信号Ａ２を出力
し、リセット信号Ｂ１によっても自らを初期状態にリセ
ットし、またｔ０＋Δｔ時間後に信号立ち上がりエッジ
検出信号Ａ３を出力する第１のタイマー回路と、前記パ
ルスノイズが重畳された信号の立ち下がりエッジ同期し
てｔ０−Δｔ時間後に信号Ｂ１を出力し、この信号Ｂ１
で前記第１のカウンタ回路を初期状態にリセットし、前
記リセット信号Ａ２においても自らを初期状態にリセッ
トし、またｔ０＋Δｔ時間経過後に信号立ち下がりエッ
ジ検出信号Ｂ３を出力する第２のタイマー回路と、前記
信号立ち上がりエッジ検出信号Ａ３によりセットされ、
また前記信号立ち下がりエッジ検出信号Ｂ３によりリセ
ットされるフリップフロップ回路とを有するものであ
る。
ルス幅を仮にｔ０とするパルス信号からパルス信号成分
を抽出するフィルター回路であって、シュミットトリガ
ー回路のパルスノイズが重畳された出力信号の立ち上が
りエッジに同期してｔ０−Δｔ時間後に入力信号をサン
プリングする信号Ａ１を出力し、この信号Ａ１により後
述の第２のカウンタ回路を初期状態にリセットし、又サ
ンプリング時に入力信号がロウレベルの時に自らを初期
状態にリセットするとともにリセット信号Ａ２を出力
し、リセット信号Ｂ１によっても自らを初期状態にリセ
ットし、またｔ０＋Δｔ時間後に信号立ち上がりエッジ
検出信号Ａ３を出力する第１のタイマー回路と、前記パ
ルスノイズが重畳された信号の立ち下がりエッジ同期し
てｔ０−Δｔ時間後に信号Ｂ１を出力し、この信号Ｂ１
で前記第１のカウンタ回路を初期状態にリセットし、前
記リセット信号Ａ２においても自らを初期状態にリセッ
トし、またｔ０＋Δｔ時間経過後に信号立ち下がりエッ
ジ検出信号Ｂ３を出力する第２のタイマー回路と、前記
信号立ち上がりエッジ検出信号Ａ３によりセットされ、
また前記信号立ち下がりエッジ検出信号Ｂ３によりリセ
ットされるフリップフロップ回路とを有するものであ
る。
【０００７】
【作用】ＳＲ型フリップフロップをセットまたはリセッ
トさせることにより、パルスノイズを除去する。
トさせることにより、パルスノイズを除去する。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示す回路図、図
２は、図１における各点の信号の波形を示す図である。
２は、図１における各点の信号の波形を示す図である。
【００１０】まずはじめに図１の回路構成について説明
する。
する。
【００１１】図１において、入力端子１が伝送線路の受
端であり、信号は、シュミットトリガー回路２に入力さ
れパルス信号に変換される。フィルター回路は、２つの
タイマー回路ブロックと、ＳＲ型フリップフロップ回路
１１とに分けられる。
端であり、信号は、シュミットトリガー回路２に入力さ
れパルス信号に変換される。フィルター回路は、２つの
タイマー回路ブロックと、ＳＲ型フリップフロップ回路
１１とに分けられる。
【００１２】第１のタイマー回路ブロックは、入力パル
スの立ち上がりエッジに同期してセットされるフリップ
フロップ回路４と、フリップフロップ回路４の出力信号
の立ち上がりエッジに同期してフリップフロップ回路９
をセットする微少パルス信号を発生するワンショット回
路５と、フリップフロップ回路４の出力信号によりパル
ス発生回路３からのカウントパルスをカウンタに入力す
るアンドゲート回路６と、前記カウントパルスをカウン
トするカウンタ回路７と、カウンターの出力値と設定さ
れた２種のｔ０−Δｔ時間とｔ０＋Δｔ時間とを比較し
て２つの比較信号を出力する比較回路８と、比較回路８
からのｔ０−Δｔ時間経過信号に同期して前記シュミッ
トトリガー回路の出力信号をサンプリングしサンプリン
グ時にサンプリング信号がロウレベルの時に出力信号を
反転するフリップフロップ回路９と、前記ｔ０−Δｔ時
間経過信号に同期して負の微少リセット信号を後述する
第２のタイマーブロックへ送出するワンショット回路２
０と、フリップフロップ回路９の出力が反転したときに
同期してフリップフロップ回路４とカウンタ回路７と後
述する第２のタイマーブロックをリセットする負の微少
パルス信号を出力するワンショット回路１０と、比較回
路８からの負論理のｔ０＋Δｔ時間経過信号と前記ワン
ショット回路１０からの負のリセット信号と後述する第
２のタイマーブロックからの負のリセット信号の論理和
をとり、この第１のタイマーブロックを初期状態にリセ
ットするアンド回路１６とからなる。
スの立ち上がりエッジに同期してセットされるフリップ
フロップ回路４と、フリップフロップ回路４の出力信号
の立ち上がりエッジに同期してフリップフロップ回路９
をセットする微少パルス信号を発生するワンショット回
路５と、フリップフロップ回路４の出力信号によりパル
ス発生回路３からのカウントパルスをカウンタに入力す
るアンドゲート回路６と、前記カウントパルスをカウン
トするカウンタ回路７と、カウンターの出力値と設定さ
れた２種のｔ０−Δｔ時間とｔ０＋Δｔ時間とを比較し
て２つの比較信号を出力する比較回路８と、比較回路８
からのｔ０−Δｔ時間経過信号に同期して前記シュミッ
トトリガー回路の出力信号をサンプリングしサンプリン
グ時にサンプリング信号がロウレベルの時に出力信号を
反転するフリップフロップ回路９と、前記ｔ０−Δｔ時
間経過信号に同期して負の微少リセット信号を後述する
第２のタイマーブロックへ送出するワンショット回路２
０と、フリップフロップ回路９の出力が反転したときに
同期してフリップフロップ回路４とカウンタ回路７と後
述する第２のタイマーブロックをリセットする負の微少
パルス信号を出力するワンショット回路１０と、比較回
路８からの負論理のｔ０＋Δｔ時間経過信号と前記ワン
ショット回路１０からの負のリセット信号と後述する第
２のタイマーブロックからの負のリセット信号の論理和
をとり、この第１のタイマーブロックを初期状態にリセ
ットするアンド回路１６とからなる。
【００１３】第２のカウンタ回路ブロックは、シュミッ
トトリガー回路２の出力信号を反転させるインバータ回
路１２と、インバータ回路１２の出力パルスの立ち上が
りエッジに同期してセットされるフリップフロップ回路
１３と、フリップフロップ回路１３の出力信号により前
記パルス発生回路３からのカウントパルスをカウンタに
入力するアンドゲート回路１４と、カウントパルスをカ
ウントするカウンタ回路１５と、カウンターの出力値と
設定された２種のｔ０−Δｔ時間とｔ０＋Δｔ時間とを
比較して２つの比較信号を出力する比較回路１７と、比
較回路１７からのｔ０−Δｔ時間経過信号に同期して負
の微少リセット信号を前記第１のタイマーブロックへ出
力するワンショット回路１８と、比較回路１７からの負
論理のｔ０＋Δｔ時間経過信号と第１のタイマーブロッ
クからの負のリセット信号の論理和をとり、この第２の
タイマーブロックを初期状態にリセットするアンド回路
１９とからなる。
トトリガー回路２の出力信号を反転させるインバータ回
路１２と、インバータ回路１２の出力パルスの立ち上が
りエッジに同期してセットされるフリップフロップ回路
１３と、フリップフロップ回路１３の出力信号により前
記パルス発生回路３からのカウントパルスをカウンタに
入力するアンドゲート回路１４と、カウントパルスをカ
ウントするカウンタ回路１５と、カウンターの出力値と
設定された２種のｔ０−Δｔ時間とｔ０＋Δｔ時間とを
比較して２つの比較信号を出力する比較回路１７と、比
較回路１７からのｔ０−Δｔ時間経過信号に同期して負
の微少リセット信号を前記第１のタイマーブロックへ出
力するワンショット回路１８と、比較回路１７からの負
論理のｔ０＋Δｔ時間経過信号と第１のタイマーブロッ
クからの負のリセット信号の論理和をとり、この第２の
タイマーブロックを初期状態にリセットするアンド回路
１９とからなる。
【００１４】次に信号について説明する。図２の波形Ｓ
０が信号の送信端での出力波形である。この信号Ｓ０が
伝送路を経由して信号の受端側に到達した受信信号をＳ
１とする。この受信信号Ｓ１をシュミットトリガー回路
２に入力して波形整形を行った信号がＳ２である。信号
のノイズが大きいため、前記シュミットトリガー回路２
では完全にノイズの除去ができずにノイズ成分がパルス
として現れる。この信号Ｓ２はインバータ回路１２に入
力され、パルス信号／Ｓ２が生成される。
０が信号の送信端での出力波形である。この信号Ｓ０が
伝送路を経由して信号の受端側に到達した受信信号をＳ
１とする。この受信信号Ｓ１をシュミットトリガー回路
２に入力して波形整形を行った信号がＳ２である。信号
のノイズが大きいため、前記シュミットトリガー回路２
では完全にノイズの除去ができずにノイズ成分がパルス
として現れる。この信号Ｓ２はインバータ回路１２に入
力され、パルス信号／Ｓ２が生成される。
【００１５】本発明の効果をわかりやすく説明するため
に図２に示すＺ１とＺ３の２つの区間に分けて回路動作
を説明する。
に図２に示すＺ１とＺ３の２つの区間に分けて回路動作
を説明する。
【００１６】区間Ｚ１では、元の信号Ｓ０の立ち下がり
エッジ近傍にパルスノイズが発生した状態を示す。区間
Ｚ１では、パルス信号Ｓ２の最初の立ち上がりエッジで
フリップフロップ回路４がセットされる。このタイミン
グでフリップフロップ回路９もセットされると同時にゲ
ート回路６を通してカウントパルスがカウンタ回路７に
入力されカウンタ回路７はカウントを開始する。
エッジ近傍にパルスノイズが発生した状態を示す。区間
Ｚ１では、パルス信号Ｓ２の最初の立ち上がりエッジで
フリップフロップ回路４がセットされる。このタイミン
グでフリップフロップ回路９もセットされると同時にゲ
ート回路６を通してカウントパルスがカウンタ回路７に
入力されカウンタ回路７はカウントを開始する。
【００１７】又パルス信号／Ｓ２の最初の立ち上がりエ
ッジでフリップフロップ回路１３がセットされカウンタ
回路７に続いてカウンタ回路１５もカウントを開始す
る。しかし比較回路１７よりも早く比較回路８の方がｔ
０−Δｔ時間経過信号Ａ１を出力し、ｔ０−Δｔ時間経
過信号Ａ１に同期したリセット信号によりカウンタ回路
１５とフリップフロップ回路１３はリセットされ第２の
タイマーブロックは初期状態にもどる。
ッジでフリップフロップ回路１３がセットされカウンタ
回路７に続いてカウンタ回路１５もカウントを開始す
る。しかし比較回路１７よりも早く比較回路８の方がｔ
０−Δｔ時間経過信号Ａ１を出力し、ｔ０−Δｔ時間経
過信号Ａ１に同期したリセット信号によりカウンタ回路
１５とフリップフロップ回路１３はリセットされ第２の
タイマーブロックは初期状態にもどる。
【００１８】ｔ０−Δｔ時間経過信号Ａ１が出力された
時点では、信号Ｓ２はハイレベルを保持しているためフ
リップフロップ回路９はリセットされない。よってカウ
ンタ回路７はカウントを継続し、負論理のｔ０＋Δｔ時
間経過信号Ａ３を出力する。この信号Ａ３よりＳＲフリ
ップフロップがセットされると同時に信号Ａ３によりカ
ウンタ回路７とフリップフロップ回路４はリセットさ
れ、この第１のタイマーブロックは初期状態に戻る。
時点では、信号Ｓ２はハイレベルを保持しているためフ
リップフロップ回路９はリセットされない。よってカウ
ンタ回路７はカウントを継続し、負論理のｔ０＋Δｔ時
間経過信号Ａ３を出力する。この信号Ａ３よりＳＲフリ
ップフロップがセットされると同時に信号Ａ３によりカ
ウンタ回路７とフリップフロップ回路４はリセットさ
れ、この第１のタイマーブロックは初期状態に戻る。
【００１９】また第２のタイマーブロックのフリップフ
ロップ回路１３は、前記ｔ０−Δｔ時間経過の信号／Ｓ
２の立ち上がりエッジでセットされ、カウンタ回路１５
は、カウントを開始し、続いてフリップフロップ回路４
も信号Ｓ１の立ち上がりエッジでセットされるため、カ
ウンタ回路７はカウントを開始する。しかし今回は、比
較回路８よりも早く比較回路１７の方がｔ０−Δｔ時間
経過信号Ｂ１を出力するため、ｔ０−Δｔ時間経過信号
Ｂ１に同期したリセット信号によりカウンタ回路７とフ
リップフロップ回路４はリセットされ、第１のタイマー
ブロックは初期状態に戻る。
ロップ回路１３は、前記ｔ０−Δｔ時間経過の信号／Ｓ
２の立ち上がりエッジでセットされ、カウンタ回路１５
は、カウントを開始し、続いてフリップフロップ回路４
も信号Ｓ１の立ち上がりエッジでセットされるため、カ
ウンタ回路７はカウントを開始する。しかし今回は、比
較回路８よりも早く比較回路１７の方がｔ０−Δｔ時間
経過信号Ｂ１を出力するため、ｔ０−Δｔ時間経過信号
Ｂ１に同期したリセット信号によりカウンタ回路７とフ
リップフロップ回路４はリセットされ、第１のタイマー
ブロックは初期状態に戻る。
【００２０】カウンタ回路１５は、カウントを継続し、
比較回路１７は負論理のｔ０＋Δｔ時間経過信号Ｂ３を
出力する。この信号Ｂ３よりＳＲフリップフロップがリ
セットされると同時に信号Ｂ３によりカウンタ回路１５
とフリップフロップ回路１３はリセットされ、この第２
のタイマーブロックは初期状態に戻る。よって出力端子
２１には、信号Ｓ１よりｔ０＋Δｔ時間遅れてパルスノ
イズが除去された信号Ｃが出力される。
比較回路１７は負論理のｔ０＋Δｔ時間経過信号Ｂ３を
出力する。この信号Ｂ３よりＳＲフリップフロップがリ
セットされると同時に信号Ｂ３によりカウンタ回路１５
とフリップフロップ回路１３はリセットされ、この第２
のタイマーブロックは初期状態に戻る。よって出力端子
２１には、信号Ｓ１よりｔ０＋Δｔ時間遅れてパルスノ
イズが除去された信号Ｃが出力される。
【００２１】区間Ｚ３では、ノイズパルスが発生した状
態を示す。区間Ｚ３では、パルス信号Ｓ２の最初の立ち
上がりエッジでフリップフロップ回路４がセットされ
る。このタイミングでフリップフロップ回路９もセット
されると同時にゲート回路６を通してカウントパルスが
カウンタ回路７に入力されカウンタ回路７はカウントを
開始する。
態を示す。区間Ｚ３では、パルス信号Ｓ２の最初の立ち
上がりエッジでフリップフロップ回路４がセットされ
る。このタイミングでフリップフロップ回路９もセット
されると同時にゲート回路６を通してカウントパルスが
カウンタ回路７に入力されカウンタ回路７はカウントを
開始する。
【００２２】又パルス信号／Ｓ２の最初の立ち上がりで
フリップフロップ回路１３がセットされカウンタ回路７
に続いてカウンタ回路１５もカウントを開始する。しか
し比較回路１７よりも早く比較回路８のほうがｔ０−Δ
ｔ時間経過信号Ａ１を出力し、ｔ０−Δｔ時間経過信号
Ａ１に同期したリセット信号によりカウンタ回路１５と
フリップフロップ回路１３はリセットされ第２のカウン
タブロックは初期状態に戻る。
フリップフロップ回路１３がセットされカウンタ回路７
に続いてカウンタ回路１５もカウントを開始する。しか
し比較回路１７よりも早く比較回路８のほうがｔ０−Δ
ｔ時間経過信号Ａ１を出力し、ｔ０−Δｔ時間経過信号
Ａ１に同期したリセット信号によりカウンタ回路１５と
フリップフロップ回路１３はリセットされ第２のカウン
タブロックは初期状態に戻る。
【００２３】ｔ０−Δｔ時間経過信号Ａ１が出力された
時点では、信号Ｓ２はロウレベルのため、フリップフロ
ップ回路９はリセットされ、信号Ａ５の立ち上がりエッ
ジに同期してワンショット回路１０は負論理の微少リセ
ット信号Ａ２を出力する。よってカウンタ回路７及びフ
リップフロップ回路４はリセットされ第１のタイマーブ
ロックも第２のタイマーブロックに続き初期状態に戻り
ＳＲフリップフロップ回路１１は動作せずパルスノイズ
信号は除去される。
時点では、信号Ｓ２はロウレベルのため、フリップフロ
ップ回路９はリセットされ、信号Ａ５の立ち上がりエッ
ジに同期してワンショット回路１０は負論理の微少リセ
ット信号Ａ２を出力する。よってカウンタ回路７及びフ
リップフロップ回路４はリセットされ第１のタイマーブ
ロックも第２のタイマーブロックに続き初期状態に戻り
ＳＲフリップフロップ回路１１は動作せずパルスノイズ
信号は除去される。
【００２４】
【発明の効果】以上説明したように本発明は、アナログ
ノイズレベルがシュミットトリガー回路のスレッショル
ドレベルを越えるような場合においても図１のように回
路を構成することにより、シュミットトリガー回路によ
ってパルス信号に重畳されたパルスノイズを除去するこ
とができる。
ノイズレベルがシュミットトリガー回路のスレッショル
ドレベルを越えるような場合においても図１のように回
路を構成することにより、シュミットトリガー回路によ
ってパルス信号に重畳されたパルスノイズを除去するこ
とができる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の各点の信号波形図である。
１ 入力端子（信号受端） ２ シュミットトリガー回路 ３ カウントパルス回路 ４，９，１３ Ｄ型フリップフロップ回路 ５，１０，１８，２０ ワンショット回路 ６，１４，１６，１９ アンド回路 ７，１５ カウンタ回路 ８，１７ 比較回路 １１ ＳＲ型フリップフロップ回路 １２ インバータ回路 ２１ 出力端子
Claims (2)
- 【請求項１】 シュミットトリガー回路の出力信号をト
リガー信号とし２種の時間幅に応じた信号を出力し、そ
れぞれのカウンタ回路を相互に制御する２つのタイマー
ブロックと、 それぞれのタイマーブロックの出力信号によりセット又
はリセットされるＳＲ型フリップフロップとを有するこ
とを特徴とするフィルター回路。 - 【請求項２】 アナログノイズの重畳された最小パルス
幅を仮にｔ０とするパルス信号からパルス信号成分を抽
出するフィルター回路であって、 シュミットトリガー回路のパルスノイズが重畳された出
力信号の立ち上がりエッジに同期してｔ０−Δｔ時間後
に入力信号をサンプリングする信号Ａ１を出力し、この
信号Ａ１により後述の第２のカウンタ回路を初期状態に
リセットし、又サンプリング時に入力信号がロウレベル
の時に自らを初期状態にリセットするとともにリセット
信号Ａ２を出力し、リセット信号Ｂ１によっても自らを
初期状態にリセットし、またｔ０＋Δｔ時間後に信号立
ち上がりエッジ検出信号Ａ３を出力する第１のタイマー
回路と、 前記パルスノイズが重畳された信号の立ち下がりエッジ
同期してｔ０−Δｔ時間後に信号Ｂ１を出力し、この信
号Ｂ１で前記第１のカウンタ回路を初期状態にリセット
し、前記リセット信号Ａ２においても自らを初期状態に
リセットし、またｔ０＋Δｔ時間経過後に信号立ち下が
りエッジ検出信号Ｂ３を出力する第２のタイマー回路
と、 前記信号立ち上がりエッジ検出信号Ａ３によりセットさ
れ、また前記信号立ち下がりエッジ検出信号Ｂ３により
リセットされるフリップフロップ回路とを有することを
特徴とするフィルター回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26834991A JP3211283B2 (ja) | 1991-09-19 | 1991-09-19 | フィルター回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26834991A JP3211283B2 (ja) | 1991-09-19 | 1991-09-19 | フィルター回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0583094A true JPH0583094A (ja) | 1993-04-02 |
| JP3211283B2 JP3211283B2 (ja) | 2001-09-25 |
Family
ID=17457302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26834991A Expired - Lifetime JP3211283B2 (ja) | 1991-09-19 | 1991-09-19 | フィルター回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211283B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014068208A (ja) * | 2012-09-26 | 2014-04-17 | Yokogawa Electric Corp | チャタリング除去回路 |
| JP2017022705A (ja) * | 2015-07-07 | 2017-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | オーバーシュート補償回路 |
-
1991
- 1991-09-19 JP JP26834991A patent/JP3211283B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014068208A (ja) * | 2012-09-26 | 2014-04-17 | Yokogawa Electric Corp | チャタリング除去回路 |
| JP2017022705A (ja) * | 2015-07-07 | 2017-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | オーバーシュート補償回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3211283B2 (ja) | 2001-09-25 |
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|
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