JP2693648B2 - 逓倍装置 - Google Patents
逓倍装置Info
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- JP2693648B2 JP2693648B2 JP3003884A JP388491A JP2693648B2 JP 2693648 B2 JP2693648 B2 JP 2693648B2 JP 3003884 A JP3003884 A JP 3003884A JP 388491 A JP388491 A JP 388491A JP 2693648 B2 JP2693648 B2 JP 2693648B2
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Description
【０００１】
【産業上の利用分野】本発明は、入力信号から、入力信
号の２倍の周波数を有する出力信号を得るための逓倍装
置に関するものある。
号の２倍の周波数を有する出力信号を得るための逓倍装
置に関するものある。
【０００２】
【従来の技術】以下、従来の逓倍装置を図３に基づいて
説明する。
説明する。
【０００３】図３において、１０は入力端子１２から入
力される入力信号をデ−タ入力とし、クロック信号入力
端子１３からの信号をクロック入力とする入力信号の
“Ｈ”期間及び“Ｌ”期間よりも短い遅延時間Ｔ１を有
する遅延器であり、１１は前記遅延器１０の出力と入力
端子１２から入力される入力信号とを入力とする排他的
論理和（ＥＸＣＬＵＳＩＶＥ−ＯＲ）回路（以下ＥＸＯ
Ｒと記す）であり、このＥＸＯＲ１１の出力が逓倍出力
となる。また、１４は出力端子である。
力される入力信号をデ−タ入力とし、クロック信号入力
端子１３からの信号をクロック入力とする入力信号の
“Ｈ”期間及び“Ｌ”期間よりも短い遅延時間Ｔ１を有
する遅延器であり、１１は前記遅延器１０の出力と入力
端子１２から入力される入力信号とを入力とする排他的
論理和（ＥＸＣＬＵＳＩＶＥ−ＯＲ）回路（以下ＥＸＯ
Ｒと記す）であり、このＥＸＯＲ１１の出力が逓倍出力
となる。また、１４は出力端子である。
【０００４】以下、前述のように構成された従来の逓倍
装置の動作を説明する。
装置の動作を説明する。
【０００５】遅延器１０は、入力端子１２から入力され
る入力信号をクロック信号入力端子１３から入力される
クロック信号で時間Ｔだけ遅延させた遅延信号Ｑ１をＥ
ＸＯＲ１１へ出力する。またＥＸＯＲ１１は入力端子１
２から入力される入力信号と遅延器１０から出力される
遅延信号Ｑ１との排他的論理和出力を出力端子１４から
出力する。これにより、図４の左半部に示すように周波
数が逓倍された出力信号が得られる。
る入力信号をクロック信号入力端子１３から入力される
クロック信号で時間Ｔだけ遅延させた遅延信号Ｑ１をＥ
ＸＯＲ１１へ出力する。またＥＸＯＲ１１は入力端子１
２から入力される入力信号と遅延器１０から出力される
遅延信号Ｑ１との排他的論理和出力を出力端子１４から
出力する。これにより、図４の左半部に示すように周波
数が逓倍された出力信号が得られる。
【０００６】
【発明が解決しようとする課題】しかるに、前記従来の
逓倍装置は、単に入力信号と、入力信号を遅延させた信
号との排他的論理和出力を逓倍出力としていたため、図
４中の右半部におけるＢに示すように入力信号にチャタ
リング成分が含まれている場合には、正しい逓倍出力が
得られないという欠点を有していた。
逓倍装置は、単に入力信号と、入力信号を遅延させた信
号との排他的論理和出力を逓倍出力としていたため、図
４中の右半部におけるＢに示すように入力信号にチャタ
リング成分が含まれている場合には、正しい逓倍出力が
得られないという欠点を有していた。
【０００７】本発明は前記従来の問題点を解決するもの
で、入力信号中のチャタリング成分が逓倍出力中に現わ
れないようにした逓倍装置を提供することを目的とする
ものである。
で、入力信号中のチャタリング成分が逓倍出力中に現わ
れないようにした逓倍装置を提供することを目的とする
ものである。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の逓倍装置は、Ｄ型フリップフロップとＴ型
フリップフロップとを導入したものであって、具体的に
は、周波数逓倍されるべき入力信号を一方の入力とする
排他的論理和回路と、データ入力を“Ｈ”入力固定とし
前記排他的論理和回路の出力をクロック入力とする正極
性リセット付Ｄ型フリップフロップと、外部から入力さ
れるクロック信号をクロック入力とし前記正極性リセッ
ト付Ｄ型フリップフロップの出力をデータ入力とし前記
入力信号の“Ｈ”期間及び“Ｌ”期間より短い遅延時間
Ｔ１を有する正極性リセット付遅延器と、該正極性リセ
ット付遅延器の出力と外部から入力されるリセット信号
とを入力とし出力を前記正極性リセット付Ｄ型フリップ
フロップ及び前記正極性リセット付遅延器のリセット入
力とする２入力ＯＲ回路と、前記リセット信号をリセッ
ト入力とし前記リセット付遅延器の出力をトグル入力と
し出力を前記排他的論理和回路の他方の入力とする正極
性リセット付Ｔ型フリップフロップとを有し、前記正極
性リセット付Ｄ型フリップフロップの出力を逓倍出力と
する構成とするものである。
め、本発明の逓倍装置は、Ｄ型フリップフロップとＴ型
フリップフロップとを導入したものであって、具体的に
は、周波数逓倍されるべき入力信号を一方の入力とする
排他的論理和回路と、データ入力を“Ｈ”入力固定とし
前記排他的論理和回路の出力をクロック入力とする正極
性リセット付Ｄ型フリップフロップと、外部から入力さ
れるクロック信号をクロック入力とし前記正極性リセッ
ト付Ｄ型フリップフロップの出力をデータ入力とし前記
入力信号の“Ｈ”期間及び“Ｌ”期間より短い遅延時間
Ｔ１を有する正極性リセット付遅延器と、該正極性リセ
ット付遅延器の出力と外部から入力されるリセット信号
とを入力とし出力を前記正極性リセット付Ｄ型フリップ
フロップ及び前記正極性リセット付遅延器のリセット入
力とする２入力ＯＲ回路と、前記リセット信号をリセッ
ト入力とし前記リセット付遅延器の出力をトグル入力と
し出力を前記排他的論理和回路の他方の入力とする正極
性リセット付Ｔ型フリップフロップとを有し、前記正極
性リセット付Ｄ型フリップフロップの出力を逓倍出力と
する構成とするものである。
【０００９】
【作用】前記の構成により、入力信号が“Ｌ”状態から
“Ｈ”状態に変化する時にはＴ型フリップフロップの出
力が“Ｌ”状態であり、入力信号が“Ｈ”状態から
“Ｌ”状態に変化する時にはＴ型フリップフロップの出
力が“Ｈ”状態になっている。従って、入力信号の立上
り及び立下りのいずれの際にも排他的論理和回路からの
Ｄ型フリップフロップに立上りエッジ信号が与えられ
る。
“Ｈ”状態に変化する時にはＴ型フリップフロップの出
力が“Ｌ”状態であり、入力信号が“Ｈ”状態から
“Ｌ”状態に変化する時にはＴ型フリップフロップの出
力が“Ｈ”状態になっている。従って、入力信号の立上
り及び立下りのいずれの際にも排他的論理和回路からの
Ｄ型フリップフロップに立上りエッジ信号が与えられ
る。
【００１０】入力信号にチャタリング成分が含まれてい
る場合には、この立上りエッジ信号もチャタリング成分
を有する。ところが、Ｄ型フリップフロップはデータ入
力が“Ｈ”入力固定であるために、立上りエッジ信号の
最初の立上りエッジタイミングでセットされた後はリセ
ット入力が与えられるまではセット状態を保持し、チャ
タリング成分の影響を受けることがない。
る場合には、この立上りエッジ信号もチャタリング成分
を有する。ところが、Ｄ型フリップフロップはデータ入
力が“Ｈ”入力固定であるために、立上りエッジ信号の
最初の立上りエッジタイミングでセットされた後はリセ
ット入力が与えられるまではセット状態を保持し、チャ
タリング成分の影響を受けることがない。
【００１１】Ｄ型フリップフロップがセットされて遅延
時間Ｔ１が経過すると、遅延器の出力が“Ｈ”状態にな
る。この遅延器は、“Ｈ”になった自身の出力で前記Ｄ
型フリップフロップと自らにリセットをかけ、次段のＴ
型フリップフロップを反転させる。反転したＴ型フリッ
プフロップの出力が入力信号と共に前記の排他的論理和
回路に入力されるので、前記のように入力信号の立上り
及び立下りのいずれの際にも排他的論理和回路からＤ型
フリップフロップに立上りエッジ信号が与えられるので
ある。
時間Ｔ１が経過すると、遅延器の出力が“Ｈ”状態にな
る。この遅延器は、“Ｈ”になった自身の出力で前記Ｄ
型フリップフロップと自らにリセットをかけ、次段のＴ
型フリップフロップを反転させる。反転したＴ型フリッ
プフロップの出力が入力信号と共に前記の排他的論理和
回路に入力されるので、前記のように入力信号の立上り
及び立下りのいずれの際にも排他的論理和回路からＤ型
フリップフロップに立上りエッジ信号が与えられるので
ある。
【００１２】以上の構成において、遅延器の遅延時間Ｔ
１を入力信号のチャタリング継続時間より長くしておく
ことにより、Ｄ型フリップフロップから得られる逓倍出
力にチャタリング成分が含まれることはない。
１を入力信号のチャタリング継続時間より長くしておく
ことにより、Ｄ型フリップフロップから得られる逓倍出
力にチャタリング成分が含まれることはない。
【００１３】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１４】図１は本発明の一実施例に係る逓倍装置の
構成を示すものであって、同図において、１は正極性リ
セット付Ｄ型フリップフロップ（以下、Ｄ−ＦＦと記
す）、２は入力信号の“Ｈ”期間及び“Ｌ”期間よりも
短い遅延時間Ｔ１を有する正極性リセット付遅延器、３
は正極性リセット付Ｔ型フリップフロップ（以下、Ｔ−
ＦＦと記す）、４は排他的論理和回路（以下、ＥＸＯＲ
と記す）、５は入力端子、６はクロック信号入力端子、
７は出力端子、８はリセット信号入力端子、９は２入力
ＯＲ回路である。
構成を示すものであって、同図において、１は正極性リ
セット付Ｄ型フリップフロップ（以下、Ｄ−ＦＦと記
す）、２は入力信号の“Ｈ”期間及び“Ｌ”期間よりも
短い遅延時間Ｔ１を有する正極性リセット付遅延器、３
は正極性リセット付Ｔ型フリップフロップ（以下、Ｔ−
ＦＦと記す）、４は排他的論理和回路（以下、ＥＸＯＲ
と記す）、５は入力端子、６はクロック信号入力端子、
７は出力端子、８はリセット信号入力端子、９は２入力
ＯＲ回路である。
【００１５】以下、前述のように構成された逓倍装置の
動作を図２に示すタイミングチャートを参考にして説明
する。
動作を図２に示すタイミングチャートを参考にして説明
する。
【００１６】図１のＥＸＯＲ４は、入力端子５からの入
力信号とＴ−ＦＦ３の出力Ｑ２とを入力とし、その出力
Ｑ３をＤ−ＦＦ１のクロック入力端子へ与えている。端
子８からリセット信号が“Ｈ”状態から“Ｌ”状態に変
ってリセット解除状態になると、ＥＸＯＲ４は、入力端
子５から入力される入力信号が“Ｌ”状態から“Ｈ”状
態に変化するタイミングで立上り、エッジをＤ−ＦＦ１
のクロック入力端子に与える。Ｄ−ＦＦ１はデータ入力
を“Ｈ”レベルに固定してあるので、前記の立上りエッ
ジで出力がセットされる。遅延器２はＤ−ＦＦ１の出力
をクロック信号入力端子６から入力されるクロック信号
で時間Ｔ１だけ遅延させて遅延信号Ｑ１として出力し、
この遅延信号Ｑ１によりＤ−ＦＦ１と遅延器２とがリセ
ットされると共にＴ−ＦＦ３の出力が反転する。反転し
たＴ−ＦＦ３の出力Ｑ２は入力信号が入力されるＥＸＯ
Ｒ４のもう一方の入力に帰還される。そして次に入力信
号が“Ｈ”状態から“Ｌ”状態に変化するタイミングで
ＥＸＯＲ４はＤ−ＦＦ１に再び立上りエッジを与え、Ｄ
−ＦＦ１をセットする。セットされたＤ−ＦＦ１の出力
は再び遅延器２で時間Ｔ１だけ遅延させられ、Ｄ−ＦＦ
１及び遅延器２をリセットすると共にＴ−ＦＦ３を反転
させ、次に入力信号が“Ｌ”状態から“Ｈ”状態に変化
するタイミングを検出する為にそなえる。以後同様の動
作を繰り返して、Ｄ−ＦＦ１の出力より、入力信号を逓
倍した出力信号を出力端子７から得ることができる。
力信号とＴ−ＦＦ３の出力Ｑ２とを入力とし、その出力
Ｑ３をＤ−ＦＦ１のクロック入力端子へ与えている。端
子８からリセット信号が“Ｈ”状態から“Ｌ”状態に変
ってリセット解除状態になると、ＥＸＯＲ４は、入力端
子５から入力される入力信号が“Ｌ”状態から“Ｈ”状
態に変化するタイミングで立上り、エッジをＤ−ＦＦ１
のクロック入力端子に与える。Ｄ−ＦＦ１はデータ入力
を“Ｈ”レベルに固定してあるので、前記の立上りエッ
ジで出力がセットされる。遅延器２はＤ−ＦＦ１の出力
をクロック信号入力端子６から入力されるクロック信号
で時間Ｔ１だけ遅延させて遅延信号Ｑ１として出力し、
この遅延信号Ｑ１によりＤ−ＦＦ１と遅延器２とがリセ
ットされると共にＴ−ＦＦ３の出力が反転する。反転し
たＴ−ＦＦ３の出力Ｑ２は入力信号が入力されるＥＸＯ
Ｒ４のもう一方の入力に帰還される。そして次に入力信
号が“Ｈ”状態から“Ｌ”状態に変化するタイミングで
ＥＸＯＲ４はＤ−ＦＦ１に再び立上りエッジを与え、Ｄ
−ＦＦ１をセットする。セットされたＤ−ＦＦ１の出力
は再び遅延器２で時間Ｔ１だけ遅延させられ、Ｄ−ＦＦ
１及び遅延器２をリセットすると共にＴ−ＦＦ３を反転
させ、次に入力信号が“Ｌ”状態から“Ｈ”状態に変化
するタイミングを検出する為にそなえる。以後同様の動
作を繰り返して、Ｄ−ＦＦ１の出力より、入力信号を逓
倍した出力信号を出力端子７から得ることができる。
【００１７】以上のように、本実施例によれば、図２の
右半部に示すようにＥＸＯＲ４の出力Ｑ３にチャタリン
グ成分が現われても、出力Ｑ３の最初の立上りエッジタ
イミングでＤ−ＦＦ１がセットされるので、遅延器２の
遅延時間Ｔ１をチャタリング継続時間より長くしてチャ
タリング終了後にＤ−ＦＦ１をリセットするようにして
おけば、出力端子７に得られる逓倍出力にチャタリング
成分が含まれることはない。
右半部に示すようにＥＸＯＲ４の出力Ｑ３にチャタリン
グ成分が現われても、出力Ｑ３の最初の立上りエッジタ
イミングでＤ−ＦＦ１がセットされるので、遅延器２の
遅延時間Ｔ１をチャタリング継続時間より長くしてチャ
タリング終了後にＤ−ＦＦ１をリセットするようにして
おけば、出力端子７に得られる逓倍出力にチャタリング
成分が含まれることはない。
【００１８】
【発明の効果】以上説明したように、本発明に係る逓倍
装置によれば、入力段の排他的論理和回路の一方の入力
を、順次反転するＴ型フリップフロップの出力とするこ
とにより、入力信号の極性が変化する度に立上りエッジ
信号をＤ型フリップフロップに与えてこれをセットし、
このＤ型フリップフロップのリセットタイミングを遅延
器の出力で調整しているので、入力信号にチャタリング
成分が含まれる場合でもフリップフロップから得られる
逓倍出力にチャタリングが現われることはない。しか
も、入力信号の極性変化のタイミングから遅れることが
ない、入力信号のエッジタイミングを生かした逓倍出力
を得ることができる。
装置によれば、入力段の排他的論理和回路の一方の入力
を、順次反転するＴ型フリップフロップの出力とするこ
とにより、入力信号の極性が変化する度に立上りエッジ
信号をＤ型フリップフロップに与えてこれをセットし、
このＤ型フリップフロップのリセットタイミングを遅延
器の出力で調整しているので、入力信号にチャタリング
成分が含まれる場合でもフリップフロップから得られる
逓倍出力にチャタリングが現われることはない。しか
も、入力信号の極性変化のタイミングから遅れることが
ない、入力信号のエッジタイミングを生かした逓倍出力
を得ることができる。
【図１】本発明の一実施例の逓倍装置を示す回路図であ
る。
る。
【図２】前記逓倍装置における動作タイミングチャート
図である。
図である。
【図３】従来の逓倍装置の回路図である。
【図４】従来の逓倍装置の動作タイミングチャート図で
ある。
ある。
１…正極性リセット付Ｄ型フリップフロップ（Ｄ−Ｆ
Ｆ） ２…正極性リセット付遅延器 ３…正極性リセット付Ｔ型フリップフロップ（Ｔ−Ｆ
Ｆ） ４…排他的論理和回路（ＥＸＯＲ） ５…入力端子 ６…クロック入力端子 ７…出力端子 ８…リセット信号入力端子 ９…２入力ＯＲ回路 １０…遅延器 １１…排他的論理和回路（ＥＸＯＲ）
Ｆ） ２…正極性リセット付遅延器 ３…正極性リセット付Ｔ型フリップフロップ（Ｔ−Ｆ
Ｆ） ４…排他的論理和回路（ＥＸＯＲ） ５…入力端子 ６…クロック入力端子 ７…出力端子 ８…リセット信号入力端子 ９…２入力ＯＲ回路 １０…遅延器 １１…排他的論理和回路（ＥＸＯＲ）
Claims (1)
- 【請求項１】 入力信号の２倍の周波数の出力信号を得
るための逓倍装置であって、前記入力信号を一方の入力
とする排他的論理和回路と、データ入力を“Ｈ”入力固
定とし前記排他的論理和回路の出力をクロック入力とす
る正極性リセット付Ｄ型フリップフロップと、外部から
入力されるクロック信号をクロック入力とし前記正極性
リセット付Ｄ型フリップフロップの出力をデータ入力と
し前記入力信号の“Ｈ”期間及び“Ｌ”期間よりも短い
遅延時間を有する正極性リセット付遅延器と、該正極性
リセット付遅延器の出力と外部から入力されるリセット
信号とを入力とし出力を前記正極性リセット付Ｄ型フリ
ップフロップ及び前記正極性リセット付遅延器のリセッ
ト入力とする２入力ＯＲ回路と、前記リセット信号をリ
セット入力とし前記正極性リセット付遅延器の出力をト
グル入力とし出力を前記排他的論理和回路の他方の入力
とする正極性リセット付Ｔ型フリップフロップとを有
し、前記正極性リセット付Ｄ型フリップフロップの出力
を前記出力信号にすることを特徴とする逓倍装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003884A JP2693648B2 (ja) | 1991-01-17 | 1991-01-17 | 逓倍装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003884A JP2693648B2 (ja) | 1991-01-17 | 1991-01-17 | 逓倍装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04347923A JPH04347923A (ja) | 1992-12-03 |
| JP2693648B2 true JP2693648B2 (ja) | 1997-12-24 |
Family
ID=11569613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003884A Expired - Fee Related JP2693648B2 (ja) | 1991-01-17 | 1991-01-17 | 逓倍装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693648B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006217455A (ja) * | 2005-02-07 | 2006-08-17 | Kawasaki Microelectronics Kk | リングオシレータ回路 |
| JP5005275B2 (ja) * | 2006-07-03 | 2012-08-22 | 東芝機械株式会社 | デジタルフィルタ装置、位相検出装置、位置検出装置、ａｄ変換装置、ゼロクロス検出装置及びデジタルフィルタ用プログラム。 |
| JP5123150B2 (ja) * | 2008-12-10 | 2013-01-16 | 株式会社東芝 | トリガー信号検出装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347083U (ja) * | 1986-09-08 | 1988-03-30 |
-
1991
- 1991-01-17 JP JP3003884A patent/JP2693648B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04347923A (ja) | 1992-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |