SU1739491A1 - Фазовый синхронизатор - Google Patents

Abstract

Сущность изобретени : устройство содержит входную шину 1, n-фазный генерта- тор 2,инвертор3,две группы из п элементов И 4.1-4.п, 5.1-5.п, две группы из п триггеров D-типа 6.1-б.п, 7.1-7.П, n-канальные коммутаторы 8, 9, выходную шину 11 с соответствующими св з ми. 3 ил.

Description

ып

u-JT

6.1

ЈП j

1

t-s

/ i- к ;

(Л

С

FS10

11

4 iOO О

ю

Риг.1

Изобретение относитс  к импульсной технике и может быть использовано дл  формировани  сигналов синхронизации при приеме данных в вычислительные системы , функционирующие в асинхронном ре- жиме.

Известны устройства дл  фазовой синхронизации вычислительных систем, работа которых основана на использовании многофазных тактовых последовательностей и сравнении фаз каждой из тактовых последовательностей с .входным сигналом.

Недостатком известных устройств  вл етс  ограниченность функциональных возможностей ,

Наиболее близким к предложенному  вл етс  фазовый синхронизатор, содержащий группу из D-триггеров, блок задержки, состо щий из (п-1)-го последовательно соединенного элемента задержки, п-каналь- ный коммутатор, выход которого соединен с выходной шиной, информационный вход первого канала - с шиной тактового сигнала и с входом блока задержки, выходы элементов задержки которого соединены с информационными входами, начина  с второго, n-канального коммутатора и шину синхросигнала, S-входы каждого из D-триггеров соединены с шиной синхросигнала, С-входы каждого из D-триггеров соединены с информационными входами соответствующих каналов n-канального коммутатора, управл ющие входы которого соединены с инверсным входом соответствующего триггера , с пр мым выходом и с D-входом пред- ыдущего триггера, при этом пр мой вход и D-вход п-го триггера соединены с инверсным выходом первого триггера.

Недостатком известного синхронизатора  вл етс  ограниченность функциональ- ных возможностей устройства из-за возможности подавлени  помех на входе устройства.

Цель изобретени  - повышение помехоустойчивости за счет обеспечени  фильт- рации входных импульсов по длительности.

Поставленна  цель достигаетс  тем, что в фазовый синхронизатор, содержащий п- фазный генератор, выходы которого соединены с С-входами соответствующих триггеров первой группы из п триггеров D- типа, первый n-канальный коммутатор, входную и выходную шины, введены втора  группа из п триггеров D-типа, второй п-ка- нальный коммутатор, инвертор, элемент ИЛИ, перва  и втора  группы из п элементов И кажда , выходы которых соединены с R-входами соответствующих триггеров соответственно первой и второй групп из п триггеров, инверсный выход каждого i-ro

(где , 2,..., п) из которых соединен с соответствующим входом каждого, кроме i-ro, элемента И своей группы из п элементов И, пр мые выходы каждого триггера первой и второй группы из п триггеров соединены с первыми входами соответствующих каналов соответственно первого и второго п-ка- нальных коммутаторов, вторые входы соответствующих каналов первого п-ка- нального коммутатора соединены с D- входами триггеров первой группы из п триггеров, с входной шиной и с входом инвертора , выход которого соединен с вторыми входами соответствующих каналов второго n-канального коммутатора и с D- входами триггеров второй группы из п-триг- геров, С-входы каждого из которых соединены с соответствующими выходами инвертора, причем третьи входы каждого из п каналов первого n-канального коммутатора объединены с третьими входами соответствующих каналов второго п-канального коммутатора и соединены каждый с (j+k)M по модулю п выходом n-фазного генератора, где j-пор дковый номер канала, к - величина , пропорциональна  длительности бита входных данных, при этом выходы первого и второго n-канальных коммутаторов соединены с соответствующими входами элемента ИЛИ, выход которого соединен с выходной шиной.

На фиг. 1 представлена структурна  схема фазового синхронизатора; на фиг. 2 - временные диаграммы его работы: а - сигнал на входной шине; б-д - сигналы на первом, втором, третьем и n-м выходах п- фазного генератора; е, ж - сигналы на пр мых выходах соответственно второго и первого триггеров D-типа первой группы; з - сигнал на выходе первого n-канального коммутатора; и, к - сигналы на пр мых выходах соответственно второго и третьего триггеров D-типа второй группы; л - сигнал на выходе второго n-канального коммутатора; м - сигнал на выходной шине; на фиг. 3 - схема синхронизатора дл  .

Фазовый синхронизатор (фиг. 1) состоит из входной шины 1, n-фазного генератора 2, инвертора 3, первой и второй групп из п элементов И 4.14п 5.15п соответственно кажда , первой и второй групп из п триггеров D-типа 6.16п и 7,17п соответственно кажда , первого 8 и второго 9 n-канальных коммутаторов, элемента ИЛИ 10 и выходной шины 11.

Сущность изобретени  заключаетс  в следующем.

Так как при передаче информации в последовательном коде длительности сигналов высокого и низкого уровней несут определенный логический смысл (кодовые комбинации Лог. 1 и Лог.О), щ длительности должны быть фиксированными. Однако вследствие неидеальности каналов св зи и воздействи  помех могут происходить девиаци  фазы и длительности импульсов, а также по вление помех в виде импульсов или врезок различной длительности.

Фильтраци  импульсов по длительности достигаетс  фиксацией импульсов, дли- тельность которых достаточна дл  определени  принимаемого бита информации (Лог. 1 или Лог. О). Это осуществл етс  путем введени  необходимой задержки во времени на вывод тактирующего импульса, котора  равна

-т,

где т - длительность импульса в тактовой последовательности одной фазы;

k - количество т, пропорциональное длительности импульса, достаточной дл  устойчивого чтени  бита информации.

Величина k дл  различных частот входных данных определ етс  экспериментально (обычно, k п/2, где п - количество используемых многофазных тактовых последовательностей при длительности сходных передаваемых импульсов tu n г).

Этим обусловлено и введение второй группы из п элементов И, п триггеров D-ти- па и второго n-канального коммутатора (так как требуетс  тактирование сигналов низкого уровн ).

Фазовый синхронизатор работает следующим образом.

При поступлении сигнала на входную шину 1 и информационные входы триггеров

D-типа первой 6.1б.п и второй 7.17,п

групп под воздействием многофазных последовательностей с выходов n-фазного генератора 2 происходит переключение D-триггера, на информационный вход которого поступает сигнал высокого уровн  и который тактируетс  последовательностью, фаза которой наиболее близка к фронту поступившего сигнала.

Подробно работа синхронизатора рассматриваетс  на примере работы первых групп из (п-1)-входовых элементов И, D- триггеров и первого n-канального коммутатора .

При поступлении входного сигнала (фиг. 2а) включаетс  D-триггер 6.2, так как он тактируетс  последовательностью (фиг. 2в), фаза которой наиболее близка к фронту поступившего сигнала и разблокируетс  первый n-канальный коммутатор 8. При

этом пр мой выход триггера 6,2 переключаетс  в состо ние Лог. 1 (фиг. 2е), а инверсный - в состо ние Лог. О, что приводит к по влению логического О на выходах элементов И 4,14.п (кроме элемента 4.2) первой группы и блокировке D-триггеров

6.1б.п (крометриггера 6.2) первой группы

по R-входу. Через врем , определ емое величиной k, на выход первого п-канального

коммутатора 8 с (2+ -выхода n-фазного генератора 2 (фиг. 2д) через второй канал поступает тактирующий импульс (фиг. 2з), так как на двух его входах присутствуют логические 1.

При изменении пол рности входного сигнала (Лог. О, фиг. 2а) первый п-каналь- ный коммутатор 8 блокируетс , а триггер D-типа 6.2 переключаетс  в исходное состо ние (Лог. О - на пр мом выходе и Лог. 1

- на инверсном), что приводит к по влению логической 1 на выходах всех п элементов И

4.14.п первой группы и разблокированию

всех триггеров D-типа 6.1б.п первой

группы. Т.к. фаза следующего сигнала высокого уровн  смещаетс  (фиг. 2а), то переключаетс  D-триггер 6.1 (фиг. 2ж) и блокируютс 

триггеры D-типа 6,2б.п первой группы. В

итоге на выход первого n-канального коммутатора проход т импульсы с (1+k)-Bbixofla nфазного генератора 2 (фиг. 2з). Так как длительность импульса на входной шине 1 равна длительности двух бит, то на выход первого n-канального коммутатора 8 проходит два тактирующих импульса .(фиг. 2з).

Блокировка третьего тактирующего импульса осуществл етс  входным сигналом по первым входам первого n-канального коммутатора 8. Изменение пол рности входного сигнала приводит к новому

переключению триггера 6.1 и разблокировке триггеров 6.2б.п первой группы.

Работа элементов И 5.1,...,5.п и триггеров D-типа 7.1,.,.,7.п второй группы и второго n-канального коммутатора 9 происходит аналогично. Отличие заключаетс  лишь в том. что прив зка по фазе осуществл етс  к логическому О входного сигнала, так как на D-входы триггеров 7.17.п входной сигнал подаетс  через инвертор 3 (фиг. 2и-л).

Выходна  синхронна  тактова  последовательность (фиг. 2м) выводитс  на выходную шину 11 посредством двухвходового элемента ИЛИ 10.

Таким образом, за счет осуществлени  фильтрации входного сигнала по длительности достигаетс  повышение помехоустойчивости устройства.

При этом положительный эффект от использовани  изобретени  определ етс  важностью принимаемой информации и затратами на ее восстановление при искажени х , вносимых устройством считывани  за счет синхронизации.

Claims (1)

1. Формула изобретени  Фазовый синхронизатор, содержащий n-фазный генератор, выходы которого соединены с С-входами соответствующих триг- геров первой группы из п триггеров D-типа, первый n-канальный коммутатор, входную и выходную шины, отличающийс  тем, что, с целью повышени  помехоустойчивости за счет обеспечени  фильтрации вход- ных импульсов по длительности, в него введены втора  группа из п триггеров D-типа , второй n-канальный коммутатор, инвертор , элемент ИЛИ, перва  и втора  группы из п элементов И кажда , выходы которых соединены с R-входами соответствующих триггеров соответственно первой и второй группы из п триггеров, инверсный выход

   каждого 1-го, где ,2N. из которых-соединен с соответствующим входом каждогр. кроме 1-го, элемента И своей группы из п элементов И, пр мые выходы каждого триггера первой и второй группы из п триггеров соединены с первыми входами соответствующих каналов соответственно первого и второго n-канальных коммутаторов, вторые входы соответствующих каналов первого п- канального коммутатора соединены с D- входами триггеров первой группы из п триггеров, с входной шиной и с входом инвертора , выход которого соединен с вторыми входами соответствующих каналов второго n-канального коммутатора и с D- входами триггеров второй группы из п триггеров , С-входы каждого из которых соединены с соответствующими выходами генератора, причем третьи входы каждого из п каналов первого n-канального коммутатора объединены с третьими входами соответствующих каналов второго п-канального коммутатора и соединены каждый с 0+к)-им по модулю п выходом n-фазного генератора, где j - пор дковый номер канала, k - величина , пропорциональна  длительности бита входных данных, при этом выходы первого и второго n-канальных коммутаторов соединены с соответствующими входами элемента ИЛИ, выход которого соединен с выходной шиной.

   .2

   teJ