SU842825A1 - Устройство дл синхронизации двух-пРОцЕССОРНОй СиСТЕМы ОбРАбОТКидАННыХ - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ДВУХПРОЦЕССОРНОЙ СИСТЕМЫ ОБРАБОТКИ ДАННЫХ

генератора часов каждого процессора соединен со входом блока переключени - генераторов часов первого процессора и со входом блока переключени  генераторов часов второго процессора выходы блока переключени  конфигураций соединены со входами блока пере1ключени  генераторов синхронизации каждого процессора и со входами блока переключени  генераторов часов каждого процессора, выходы блока синхронизации генераторов соединены со входами блока переключени  генераторов синхронизации каждого процессора и со входами блока переключени  генераторов часов каждого процессора выход блока переключени  генераторов синхронизации каждого процессора соединен со входом блока формировани  синхросигналов ,данного процессора , выход блока формировани  синхросигналов каждого процессора соединен со входом блока часов данного процессора и с данным процессором, выход блока переключени  генераторов часов каждого процессора соединен со вторым входом блока часов данного процессора, выход блока часов каждого процессора соединен с данным процессором.

При необходимости отключени  питани  на процессоре, генератор синхронизации и генератор часов которого  вл ютс  задающими генераторс1ми системы, блок переключени  конфигураций вырабатывает сигнал, определ ющий новую конфигурацию генераторов , Сигнал конфигурации поступает в блоки переключени  генераторов синхронизации и генераторов часов каждого процессора, где при наличии разрешающего сигнала от блока синхронизации генераторов, нова  конфигураци  вызывает переключение генераторов 2 .

Недостатком этой многопроцессорной систегвл  вл етс  большой объем оборудовани , что обусловлено необходимостью наличи  схемы синхронизации , определ ющей момент переключени , а также использование блока переключени  генераторов синхросигналов и блока переключени  генераторов часов, выполн ющих сходные функции.

Цель изобретени  - сокращение объема оборудовани  многопроцессорной системы путем Ьоздани  одйого универс€1льного блока дл  переключе- ни  генераторов часов и синхросигналов без использовани  схемы синхронизации момента переключени .

, Поставленна  цель достигаетс  тем, что в устройстве, содержащем блок переключени  конфигураций и два блока синхронизации, кгикдый из к6то1Ж1х включает генератор часов, узел переключени  генераторов, сое диненный первым входом с выходом генератора синхросигналов, а первым выходом - со входом узла формировани  синхросерий, выход которого соединен с первьш входом узла пересчета и первым выходом синхронизации c.ooтвeтcтвs oщeй группы выходов устройства , а йервый выход узла пересчета  вл етс  вторым выходом синхронизации той же самой группы выходов устройства, причем второй вход узла. Iпереключени  генераторов одного блока Синхронизации подключен к генератору синхросигналов другого блока синхронизации, а первый и второй выходы блока переключени  конфигураций соединены соответственно с третьими взводами узлов переключени  генераторов первого и второго блоков синхронизайии, вторые вход{ и выход узла пересчета каждого блока синхросигналов подключены соответственно ко второму выходу и четвертому входу узла переключени  генераторов того же блока синхронизации, п тым входом соединенного с третьим выходом блока переключени  конфигураций, шестым и седьиолм - соответственно со вторым входом узла формировани  синхросерий и выходом генератора часов того же самого блока.синхронизации, а восьмым входом - с выходом генератора часов другого блока синхронизации.

Узел переключени  генераторов содержит первый злемент И, входы которого соединены соответственно с п тым , шестым и четвертым входами узла, элемент-задержки, подключенный вхо- . дом к п тому входу узла, а выходом к входам триггера подключени  своего процессора, триггера подключени  другого процессора и триггера ввода конфигураций и через элемент НЕ к первсвлу входу второго элемента И, вторым входом и выходом соединенного соответственно с выходом первого элемента И и вторым входом триггера ввода конфигурации, выход которого подключен к первым входам третьего-шестого элементов И, вторые входы которых соединены соответственно с первым, вторым, седьмым и восьмым входами узла, первый и второй элементы ИЛИ, В1лхрды которых  вл ютс  соответственно первьм и вторым выходс1ми узла, а первые и второе входысоединены Соответственно с выходами третьего-шестого элементов И, и элe. гнтоа И-НБ, входом соединенный с третьим входом узла,.инверсным входом - со вторим входом триггера подключени  своего процессора, выход KOTopoio подключен к третьим входам третьего и п того элементов И, а . пр мым выходом - со втором вводом триггера подключени , другого процессора , выход которого подключен к третьшл входам четвертого и шестого эледлентов И.

Claims (2)

1. На фиг.1 приведено устройство, 5 блок-схема; на фиг.2 - функциональна  схема узла переключени  генераторов; на фиг.З - временна  диагрс1м работы блока переключени  генератор Устройство содержит (фиг.1) блоки 1 и 2 синхронизации первого и второго процессора, блок 3 управлени  конфигурацией, генератс ы 4 и 5 синхросигналрв блоков 1 и 2, генераторц 6 и 7 часов блоков.1 и 2, узлы 8 и 9 переключени  генераторов блоков 1 и 2, узлы 10 и 11 формиррвани  синхросерий блоков 1 и 2, узлы 12 и 13 пересчета блоков 1 и 2, выходные шины 14 и 15 генераторов 4 и 5 синхросигналов, выходные шины 16 17 генераторов б и 7 часов, выходна  шина 18 сигнала конфигурации и первый выход блока 3, выходна  шина 19 сигнала установки конфигурации и третий выход блока 3, выходные и 21 сигналов конца такта сннхронизсщии процессов ( шлходы) узлов 10 и 11, выходные шны 22 к 23 сигнала конца пересчета часов процессоров (первые выхода) узлов 12 и 13,. выходные шины 24 и 25сигналов синхрониза1 ии {первые выходы) узлов 8 н 9, выходные ши|1Ы 26и 27 сигналов пересчета часоа (втсфые выходы) узлов 8 и 9. Узлы и 9 подключени  генераторов содержат (фиг,2) элетвент 2S задержки , первый элемент И 29, элемент НЕ 30V второй элемент И 31, элемент 32, триггер 33 ввода конфигурации, триггер 34 подключени  генераторов своего процессора, триггер 35 подключени  генераторов другого процессора, третий-гиестой элементы И 36-39, элементы ИЛИ 40 и 41, шина 4:2 сигнала разрешени  ввода конфигурации, шина 43 задержанного сигнала установки конфигурации , шина 44 сигнала блокировки генераторов 44. . Сигналы 42, 44,.показанные на фиг.З, представл ют собой сигналы блока переключени  генераторов вто рого процессора. Указанные сигналы соответствуют сигналам 42., 44, приведен .ным на фиг.2Блок 3 может представл тьсОбой, например, кнопочный переключатель дл  формировани  сигнала установки конфигурации и 3-х позиционньМ пврй Прс дессор ключатель с положени ми 1, Процессор 2, Местное Генераторы 4, 5 синхросигналов и генераторы 6, 7 часов представл ю собой стандартные кварцевые генерат . .;. - Узлы 10 и 11 представл ют собой стандартные узлы с типовыми функхшо нальными возможност ми, в которых из последовательностей, рыдаюкцах сигналы на шинах 24, 25, вырабатываетс  несколько серий, синхроимпуль сов, сдвинутых между собой на равны части такта. Сигналы окончани  такта синхронизации, выдаваемые на шины 20, 21,  вл ютс  последними сери ми такта. Узлы 12, 13 представл ют собой счетчики, пересчитывающие содержимое регистра часов длиной в 51 разр д, по част м в .течение нескольких тактов . Устройство работает следующим образом. Сигналы с блока 3 поступают на узлы 8, 9, позвол ют производить переключение пар-генераторов 4, 6 и 5, 7. Выбор необходимой пары генераторов ос тцествлдетс  с помощью сигнала на шине 18, а момент их подключени  определ етс  сигналом на шине 19. Переключение генераторов синхросигн1алов должно производитьс  после окончани  машинного такта, так как в противном-случае,Возможны нарушени  вычислительного процесса в системе из-за потери части машинного такта. Узшл 10, 11 выдают сигналы конца такта синхронизации на шинах 20, 21, причем в обоих узлах эти . сигна-пы не совпадают по времени. Узлы 12, 13 также вырабатывают сигНалы конца пересчета на шинах 22, 23, не совпадающие по времени (Фиг.З). Эти сигналы совместно с сигналом на шин 19 поступают в узел В на входы элемента 29, на выходе 42 которого иойвл етс  сигнал, Ангшогично в узле 9 формируетс  сигнал на выходе 42 . Максимальный временной сдвиг, между сигналами на выходах 42, 42 равен периоду пересчета часов. Сигнал на выходе 42 и единичный .уровень с элемента НЕ 30 образуют конъюнкцию на элементе И 31, котора  поступает на вход триггера :33.Триггер устанавливаетс  в нуль, запира  элементы И 36-39, в результате чего импульсы генераторов не проход т на выходы узлов 8, 9 и не поступают в устройства первого процессора (Пр.1). Аналогично во втором процессоре (Пр. 2) .происходит блокировка импульсов, выдаваемых в узлы 10-13. Таким образом, блокировка в обоих процессорах происходит в разные моменты времени, определ емые сигналами на Выходах элементов И 29 узЛов 8 и 9 {на Фиг.З это времет на t к tg,). Инициаци  работы системы от выбранной пары генераторов происходит ОДноврамейно в обоих процессорах, что приводит к их дальнейшей синхронной работе. Сигнал на шине 19, задержанный на врем , большее такта часов с помощью элемента 28 задержки , поступает одновременно на входы t №cr&pa 33 и на входы синхронизации триггеров 34, 35 Обоих процессоров« Одновр««енность прихода этих сигналов также регулируетс  с помощью , элемента. 28 задержки. Переброс в единичное состо ние триггера 3J совпадает G приемом новой конфигурации на триггере 34, 35, выходные сигналы которых, поступа  на элетленты И 3639 , разрешают прохождение сигнёшов той или другой пары генераторов через элементы или 40, 41 на выходные шины 24, 26.. Дл  предотвращени  наличи  запрещенной комбинации на входах тригг.ера 33 в момент времени t) предусматриваетс  блокировка R-входа от сигнала на выходе 43 через элементы НЕ 30 и И 31. Таким образом, устройство обеспечивает сокращение объема оборудовани з.а счет использовани  универсального блока переключени  генераторов без применени  дополнительной схемы синхронизации Дл  определени  момента переключени . Нар ду с этим испольЭование данного ус ройства позвол ет сохранить непрерывность вычислительного процесса в системе в момент переключени  генераторов, не требу  перегрузки системы, что  вл етс  его дополнительным преимуществом по срав нению с известным устройством. Формула изобретени  . Устройство дл  синхронизации двух процессорной системы обработки данных , содержащее блок переключени  конфигураций и два блока синхронизации , каждый из которых включает генератор часов, узел переключени  генераторов, соединенный первым входом с выходом генератора синхросигналов , а первым выходрм - со входом узла формировани  синхросерий, выход которого соединен с первым входом узла пересчета и первым выходом синхронизации соответствующей группы выходов устройства, а первый выход узла пересчета  вл етс  вторым выходом синхронизации той же самой группы выходов устройства, причем .второй вход узла переключени  генераторов одного блока синхронизации подключен к генератору синхросигналов да угого блока синхронизации а первый и второй вьоходы блока переключени  конфигураций соединены соответственно с третьими входами узлов переключени  генераторов перBOi-o и второго блоков синхронизации от л и ч а ю щ е е с   тем, что, с целью сокращени  объема оборудовани , вторые вход и выход узла пересчета каждого блока синхросигналов подключены соответственно ко второму выходу и четвертому входу узла переключени  генераторов того же блока синхронизации, п тым входом соединенного с третьим выходом блока переключени  конфигураций, шестым и седьмым - соответственно со вторым . выходом узла формировани  синхросерий и выходом генератора часов того Же самого блока синхронизации, а восьмым входом - с выходом генератора часов другого блока синхронизации. . 2. Устройство по П.1, о т л и чающеес  тем, что узел,переключени  генераторов содержит первый эл1емент И, входы которого соединены , соответственно с п тым, шестым и четвертым входами узла, злемент задержки , подключенный входом к п тому входу узла, а выходом - к первым входам триггера подключени  своего процессора, триггера подключени  другого процессора и триггера ввода конфигураций и через элемент НЕ к первому входу второго элемента И, вторым входом и выходом соединенного соответственно с выходом первого элемента И и вторым входом триггера ввода конфигурации, выход которого подключен к первым входам, третьего-шестого элементов И, вторые входы которых соединены соответственно с первым, вторам , седьмым и восьмым входами узла, первый и второй элементы ИЛИ,выходы которых  вл ютс  соответственно первым и вторым выходами узла, а первые и вторые входы соединены соответственно , с входами третьего-шестого элементов И, и элемент И-НЕ, входом соединенный с третьим входом узла, инверсным выходом - со вторым входом триггера подключени  своего процессора , выход которого подключен к третьим входам третьего и п того элементов И, а пр мым выходом - со вторым входом триггера подключени  другого процессора, выход которого подключен к третьим входам четвертого и шестого элементов И. Источники информации, рин тые во внимание при экспертизе , 1.Патент ПНР 81689, л. G 06 F 15/16, опублик.1976.
2. 2.Патент США 4021784, л. 340-172,5, опублик.1977 (протоип ) ,

   VtoISo160n o-Ss

   «}UJ

   tf

   I

   Б

   J(

   ft

   2J

   2

   ff

   TJ

   ;ftp

   Й

   №

   К

   .I1I1I

   «--.1I -T J

   ff ТЛПШ1ШШЛЛПШ1ГЛШШШЛПЛШ1Ш1ПЛЛЛПППППЛШШ1Ш11ПШШШ

   f 7 innnflminmiminnnnnnflnnnnnnnnnnnfljmnjuimimmnflnnnnnnnnmmnrmnf

   i, .