JPS62168415A - ラツチ間伝送方式 - Google Patents
ラツチ間伝送方式Info
- Publication number
- JPS62168415A JPS62168415A JP61009531A JP953186A JPS62168415A JP S62168415 A JPS62168415 A JP S62168415A JP 61009531 A JP61009531 A JP 61009531A JP 953186 A JP953186 A JP 953186A JP S62168415 A JPS62168415 A JP S62168415A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- latch
- master
- sending
- sending side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 27
- 230000003111 delayed effect Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
受け側マスターラッチ（ＭＳ）が、送り側マスター・ス
レーブラッチ（ＭＳ、ＳＬ）のマスターラッチ（ＭＳ）
に対するセットクロック（Ａ）より位相が遅れたセット
クロック（Ｂ）で動作するランチ間伝送方式において、
送り側スレーブラッチ（ＳＬ）を、上記送り側セットク
ロック（Ａ） と、受け側セットクロック（Ｂ）との論
理和をとったセットクロック（Ｃ）で動作させる手段を
設けることにより、受け側マスターラッチ（ＭＳ）に対
するセットクロックの位相遅れによって発生するレーシ
ングを抑止するようにしたものである。
レーブラッチ（ＭＳ、ＳＬ）のマスターラッチ（ＭＳ）
に対するセットクロック（Ａ）より位相が遅れたセット
クロック（Ｂ）で動作するランチ間伝送方式において、
送り側スレーブラッチ（ＳＬ）を、上記送り側セットク
ロック（Ａ） と、受け側セットクロック（Ｂ）との論
理和をとったセットクロック（Ｃ）で動作させる手段を
設けることにより、受け側マスターラッチ（ＭＳ）に対
するセットクロックの位相遅れによって発生するレーシ
ングを抑止するようにしたものである。
本発明は、基本クロックと、該基本クロックより位相遅
れのあるレイトクロックを用いて行うランチ間伝送方式
に関する。
れのあるレイトクロックを用いて行うランチ間伝送方式
に関する。
最近の計算機システムの性能向上に伴って、該計算機シ
ステム内の論理回路機構は益々複雑化。
ステム内の論理回路機構は益々複雑化。
大規模化している。
このような計算機システムにおいては、例えば、２つの
ランチ間に、上記の大規模な論理ブロックが存在し、１
マシンサイクル内でラッチ間伝送を行う構成としていて
も、当該論理ブロックによる論理遅延が、該１マシンサ
イクルを越えてしまう場合がある。
ランチ間に、上記の大規模な論理ブロックが存在し、１
マシンサイクル内でラッチ間伝送を行う構成としていて
も、当該論理ブロックによる論理遅延が、該１マシンサ
イクルを越えてしまう場合がある。
この場合、該１マシンサイクルを、上記論理遅延に合わ
せて長くすることは、当該計算機システムの性能を直接
的に低下させる要因となるので現実的な方法ではない。
せて長くすることは、当該計算機システムの性能を直接
的に低下させる要因となるので現実的な方法ではない。
又、上記論理ブロックを２分割して、その間に新たなラ
ッチを挿入する方法もあるが、該論理ブロックを使用す
る動作の処理速度を低下させ、結果として該計算機シス
テム全体の性能を低下させることになるので好ましい方
法ではない。
ッチを挿入する方法もあるが、該論理ブロックを使用す
る動作の処理速度を低下させ、結果として該計算機シス
テム全体の性能を低下させることになるので好ましい方
法ではない。
そこで、該論理遅延が、現在のマシンサイクルに幾らか
の伸長を持たせることで救える範囲にある場合には、送
り側ラッチに対するセットクロック（八）に対して、上
記伸長骨の位相遅れのあるセットクロック（Ｂ）を、受
け側のランチのセットクロックとすることにより、当該
計算機システムの性能に影響を与えることなく対処する
ことができる。
の伸長を持たせることで救える範囲にある場合には、送
り側ラッチに対するセットクロック（八）に対して、上
記伸長骨の位相遅れのあるセットクロック（Ｂ）を、受
け側のランチのセットクロックとすることにより、当該
計算機システムの性能に影響を与えることなく対処する
ことができる。
このような事情から、基本クロック（ノーマルクロック
）と、該ノーマルクロックに対して位相遅れを持つ遅れ
クロック（レイトクロック）の２つのクロックでラッチ
間伝送を行うラッチ間伝送方式が知られている。
）と、該ノーマルクロックに対して位相遅れを持つ遅れ
クロック（レイトクロック）の２つのクロックでラッチ
間伝送を行うラッチ間伝送方式が知られている。
第２図はノーマルクロックＡと、レイトクロックＢによ
るラッチ間伝送方式を示した図であって、論理ブロック
（ＬＢ） ５が上記大規模の論理ブロックで、該８！
環ブロック（ＬＢ） ５による論理遅延がマシンサイク
ルを越えている場合、送り側のラッチ（ＭＳ） １には
ノーマルクロックＡを、受け側のラッチ（ＭＳ） ３に
はレイトクロックＢを供給することによって正常なラン
チ間伝送を可能にしている。
るラッチ間伝送方式を示した図であって、論理ブロック
（ＬＢ） ５が上記大規模の論理ブロックで、該８！
環ブロック（ＬＢ） ５による論理遅延がマシンサイク
ルを越えている場合、送り側のラッチ（ＭＳ） １には
ノーマルクロックＡを、受け側のラッチ（ＭＳ） ３に
はレイトクロックＢを供給することによって正常なラン
チ間伝送を可能にしている。
然しなから、同じ論理段において、ノーマルクロックＡ
が供給されている別の送り側ラッチ（？ｌ５）１゛から
、受け側のラッチ（ＭＳ） ３に対して論理遅延の少な
いバスが存在すると、該受け側ラッチ（ＭＳ） ３には
レイトクロックＢが供給されているので、該送り側ラッ
チにマスター・スレーブラッチ（ＭＳ。
が供給されている別の送り側ラッチ（？ｌ５）１゛から
、受け側のラッチ（ＭＳ） ３に対して論理遅延の少な
いバスが存在すると、該受け側ラッチ（ＭＳ） ３には
レイトクロックＢが供給されているので、該送り側ラッ
チにマスター・スレーブラッチ（ＭＳ。
ＳＬ） １”、２を使用していても、レーシング現象
が発生する。
が発生する。
そこで、ノーマルクロックＡと、レイトクロックＢとを
使用している計算機システムにおいて、ランチ間にどの
ような論理ブロック（ＬＢ）が介在していても、レーシ
ングを起こさないランチ間伝送方式が要求されるように
なってきた。
使用している計算機システムにおいて、ランチ間にどの
ような論理ブロック（ＬＢ）が介在していても、レーシ
ングを起こさないランチ間伝送方式が要求されるように
なってきた。
〔従来の技術と発明が解決しようとする問題点〕第３図
は、従来のラッチ間伝送方式を説明する図であり、（ａ
）はマスターラッチのみを使用した場合を示し、（ｂ）
は送り側にはマスター・スレーブラッチを使用し、受け
側にはマスターラッチを使用した場合を示している。
は、従来のラッチ間伝送方式を説明する図であり、（ａ
）はマスターラッチのみを使用した場合を示し、（ｂ）
は送り側にはマスター・スレーブラッチを使用し、受け
側にはマスターラッチを使用した場合を示している。
それぞれのケースにおいて、（イ）は構成例を示し、（
ロ）は動作タイムチャートを示している。
ロ）は動作タイムチャートを示している。
（ａ）のマスターラッチのみを使用した場合においては
、２つのマスターラッチ（ＭＳ） １．３間の論理遅延
が少ない場合、（ロ）のタイムチャートで示したように
、ノーマルクロックＡで動作する送り側マスターラッチ
（ＭＳ） １の内容はＴｏのタイミングで送出され、受
け側のマスターラッチ（ＭＳ） ３は、上記ノーマルク
ロックＡより位相が遅れたレイトクロックＢで動作して
いるので、Ｔ２・のタイミングから、上記送り側ラッチ
（ＭＳ） １の内容を受け取ってしまい、送り側ラッチ
（ＭＳ） １と、受け側ランチ（ＭＳ） ３との間では
、タイミングＴｏ、Ｔ＋間においてレーシングが発生す
る。
、２つのマスターラッチ（ＭＳ） １．３間の論理遅延
が少ない場合、（ロ）のタイムチャートで示したように
、ノーマルクロックＡで動作する送り側マスターラッチ
（ＭＳ） １の内容はＴｏのタイミングで送出され、受
け側のマスターラッチ（ＭＳ） ３は、上記ノーマルク
ロックＡより位相が遅れたレイトクロックＢで動作して
いるので、Ｔ２・のタイミングから、上記送り側ラッチ
（ＭＳ） １の内容を受け取ってしまい、送り側ラッチ
（ＭＳ） １と、受け側ランチ（ＭＳ） ３との間では
、タイミングＴｏ、Ｔ＋間においてレーシングが発生す
る。
（ｂ）の例においては、送り側ラッチにマスター・スレ
ーブラッチ（ＭＳ、ＳＬ） １．２を使用し、スレーブ
ラッチ（ＳＬ）２に、ノーマルクロックＡを反転したも
のを供給する構成法をとっている。
ーブラッチ（ＭＳ、ＳＬ） １．２を使用し、スレーブ
ラッチ（ＳＬ）２に、ノーマルクロックＡを反転したも
のを供給する構成法をとっている。
こうすると、タイミングＴ。からＴ、１の時間は、送り
側のマスターラッチ（ＭＳ） １の内容は、スレーブラ
ッチ（ＳＬ） ２で止めておくことができるが、Ｔ７か
らＴ１の間では、やはりレーシングが発生してしまう。
側のマスターラッチ（ＭＳ） １の内容は、スレーブラ
ッチ（ＳＬ） ２で止めておくことができるが、Ｔ７か
らＴ１の間では、やはりレーシングが発生してしまう。
即ち、従来方式においては、送り側ランチ（ＭＳ）■よ
り位相のずれたセットクロックで動作するランチ（ＭＳ
） ３への伝送回路において、該位相の遅れている分だ
けレーシングが発生しており、該し−シングを抑止する
為に、該ランチ間に伝送時間遅延の為の回路を挿入する
ことによる回路数の増加と、該挿入回路による発熱量の
増大等の問題があった。
り位相のずれたセットクロックで動作するランチ（ＭＳ
） ３への伝送回路において、該位相の遅れている分だ
けレーシングが発生しており、該し−シングを抑止する
為に、該ランチ間に伝送時間遅延の為の回路を挿入する
ことによる回路数の増加と、該挿入回路による発熱量の
増大等の問題があった。
本発明は上記従来の欠点に鑑み、簡単な回路で受け側の
セットクロックの位相差を無くし、レーシングを防止す
る方法を提供することを目的とするものである。
セットクロックの位相差を無くし、レーシングを防止す
る方法を提供することを目的とするものである。
第１図は本発明の一実施例を示した図である。
本発明においては、受け側マスターラッチ（ＭＳ） ３
が、送り側マスター・スレーブラッチ（ＭＳ、ＳＬ）
１゜２のマスターラッチ（ＭＳ） １に対するセットク
ロック（Ａ）より位相が遅れたセットクロック（Ｂ）で
動 。
が、送り側マスター・スレーブラッチ（ＭＳ、ＳＬ）
１゜２のマスターラッチ（ＭＳ） １に対するセットク
ロック（Ａ）より位相が遅れたセットクロック（Ｂ）で
動 。
作するラッチ間伝送方式において、上記送り側スレーブ
ラッチ（ＳＬ） ２を、上記送り側セットクロック（Ａ
）と、受け側セットクロック（Ｂ）との論理和をとった
セットクロック（Ｃ）で動作させる手段４を設けるよう
に構成する。
ラッチ（ＳＬ） ２を、上記送り側セットクロック（Ａ
）と、受け側セットクロック（Ｂ）との論理和をとった
セットクロック（Ｃ）で動作させる手段４を設けるよう
に構成する。
即ち、本発明によれば、受け側マスターラッチ（ＭＳ）
が、送り側マスター・スレーブラッチ（ＭＳ、ＳＬ）の
マスターラッチ（ＭＳ）に対するセットクロック（Ａ）
より位相が遅れたセットクロック（Ｂ）で動作するラッ
チ間伝送方式において、送り側スレーブラッチ（ＳＬ）
を、上記送り側セントクロツタ（Ａ）と、受け側セット
クロック（Ｂ）との論理和をとったセットクロック（Ｃ
）で動作させる手段を設けることにより、受け側マスタ
ーラッチ（ＭＳ）に対するセットクロックの位相遅れに
よって発生するレーシングを抑止するようにしたもので
あるので、簡単な論理回路で、送り側マスター・スレー
ブラッチ（ＭＳ、ＳＬ）から受け側マスターラッチ（Ｍ
Ｓ）への伝送が同相クロックで行っているのと等価とな
り、容易にレーシングを防止できる効果がある。
が、送り側マスター・スレーブラッチ（ＭＳ、ＳＬ）の
マスターラッチ（ＭＳ）に対するセットクロック（Ａ）
より位相が遅れたセットクロック（Ｂ）で動作するラッ
チ間伝送方式において、送り側スレーブラッチ（ＳＬ）
を、上記送り側セントクロツタ（Ａ）と、受け側セット
クロック（Ｂ）との論理和をとったセットクロック（Ｃ
）で動作させる手段を設けることにより、受け側マスタ
ーラッチ（ＭＳ）に対するセットクロックの位相遅れに
よって発生するレーシングを抑止するようにしたもので
あるので、簡単な論理回路で、送り側マスター・スレー
ブラッチ（ＭＳ、ＳＬ）から受け側マスターラッチ（Ｍ
Ｓ）への伝送が同相クロックで行っているのと等価とな
り、容易にレーシングを防止できる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の一実施例を示した図であり、（
ａ）が構成例を示し、（ｂ）が動作タイムチャートを示
している。本図（ａ）において、ノーマルクロックＡと
、レイトクロックＢに対する論理和回路４が本発明を実
施するのに必要な手段である。
ａ）が構成例を示し、（ｂ）が動作タイムチャートを示
している。本図（ａ）において、ノーマルクロックＡと
、レイトクロックＢに対する論理和回路４が本発明を実
施するのに必要な手段である。
尚、企図を通して同じ符号は同じ対象物を示している。
−Ｃに、マスター・スレーブラッチ（ＭＳ、ＳＬ）にお
いては、マスターラッチ（ＭＳ）に供給されているノー
マルクロックＡの極性を反転したものをスレーブラッチ
（ＳＬ）に供給することにより、該ノーマルクロックＡ
のパルス幅だけマスターラ・ノチ（ＭＳ）の出力をスレ
ーブラッチ（ＳＬ）に止めておく機能があることに着目
し、本発明においては、本図（ａ）から明らかなように
、ノーマルクロックＡと、レイトクロックＢとの論理和
をとったクロックＣを、マスター・スレーブラッチ（Ｍ
Ｓ、ＳＬ） １．２のスレーブラッチ（ＳＬ） ２に供
給する。
いては、マスターラッチ（ＭＳ）に供給されているノー
マルクロックＡの極性を反転したものをスレーブラッチ
（ＳＬ）に供給することにより、該ノーマルクロックＡ
のパルス幅だけマスターラ・ノチ（ＭＳ）の出力をスレ
ーブラッチ（ＳＬ）に止めておく機能があることに着目
し、本発明においては、本図（ａ）から明らかなように
、ノーマルクロックＡと、レイトクロックＢとの論理和
をとったクロックＣを、マスター・スレーブラッチ（Ｍ
Ｓ、ＳＬ） １．２のスレーブラッチ（ＳＬ） ２に供
給する。
この結果、本図（ｂ）の動作タイムチャートで示したよ
うに、スレーブラッチ（ＳＬ） ２には、図示のクロッ
クＣが供給されるので、Ｔｏ−Ｔ、の間、送り側マスタ
ーラッチ（ＭＳ） １の内容をスレーブラッチ（ＳＬ）
２で止めるように機能し、送り側マスター・スレーブ
ラッチ（ＭＳ、ＳＬ） １．２から受け側マスターラフ
チ（ＭＳ） ３への伝送が、レイトクロックＢの同相
クロックで行っているのと等価となり、受け側ラッチ（
ＭＳ） ３においては、Ｔ１のタイミング迄送り側ラッ
チの内容を受け取れずに、正規の受け取りタイミングＴ
、において受け取ることができるようになる。
うに、スレーブラッチ（ＳＬ） ２には、図示のクロッ
クＣが供給されるので、Ｔｏ−Ｔ、の間、送り側マスタ
ーラッチ（ＭＳ） １の内容をスレーブラッチ（ＳＬ）
２で止めるように機能し、送り側マスター・スレーブ
ラッチ（ＭＳ、ＳＬ） １．２から受け側マスターラフ
チ（ＭＳ） ３への伝送が、レイトクロックＢの同相
クロックで行っているのと等価となり、受け側ラッチ（
ＭＳ） ３においては、Ｔ１のタイミング迄送り側ラッ
チの内容を受け取れずに、正規の受け取りタイミングＴ
、において受け取ることができるようになる。
従って、送り側ラッチ（ＭＳ） １と、受け側ランチ（
ＭＳ） ２との間の論理遅延如何によらず、レーシング
が発生することはない。
ＭＳ） ２との間の論理遅延如何によらず、レーシング
が発生することはない。
このように、本発明は、マスター・スレーブラッチ（Ｍ
Ｓ、ＳＬ）に、マスターラッチ（ＭＳ）の出力を、スレ
ーブラッチ（ＳＬ）に供給されたクロックの立ち下がり
タイミング迄止めておく機能があることに着目し、送り
側マスターラッチ（ＭＳ）と１受け側マスターラッチ（
ＭＳ）とが、それぞれノーマルクロックＡと、レイトク
ロックＢの供給を受けてラッチ間伝送を行う場合、該マ
スター・スレーブラノチ（ＭＳ、ＳＬ）のスレーブラッ
チ（ＳＬ）に、上記ノーマルクロックＡと、レイトクロ
ックＢの論理和をとったクロックＣを供給して、送り側
のマスター・スレーブラッチ（ＭＳ、ＳＬ）から受け側
のマスターラッチ（ＭＳ）へのラッチ伝送を同相クロッ
ク伝送と等価にするようにした所に特徴がある。
Ｓ、ＳＬ）に、マスターラッチ（ＭＳ）の出力を、スレ
ーブラッチ（ＳＬ）に供給されたクロックの立ち下がり
タイミング迄止めておく機能があることに着目し、送り
側マスターラッチ（ＭＳ）と１受け側マスターラッチ（
ＭＳ）とが、それぞれノーマルクロックＡと、レイトク
ロックＢの供給を受けてラッチ間伝送を行う場合、該マ
スター・スレーブラノチ（ＭＳ、ＳＬ）のスレーブラッ
チ（ＳＬ）に、上記ノーマルクロックＡと、レイトクロ
ックＢの論理和をとったクロックＣを供給して、送り側
のマスター・スレーブラッチ（ＭＳ、ＳＬ）から受け側
のマスターラッチ（ＭＳ）へのラッチ伝送を同相クロッ
ク伝送と等価にするようにした所に特徴がある。
以上、詳細に説明したように、本発明のランチ間伝送方
式は、受け側マスターラッチ（ＭＳ）が、送り側マスタ
ー・スレーブラッチ（ＭＳ、 ＳＬ）のマスターラッチ
（ＭＳ）に対するセットクロック（Ａ）より位相が遅れ
たセットクロック（Ｂ）で動作するランチ間伝送方式に
おいて、送り側スレーブラッチ（ＳＬ）を、上記送り側
セットクロック（Ａ）と、受け側セットクロック（Ｂ）
との論理和をとったセットクロック（Ｃ）で動作させる
手段を設けることにより、受け側マスターラッチ（ＭＳ
）に対するセットクロックの位相遅れによって発生する
レーシングを抑止するようにしたものであるので、簡単
な論理回路で、送り側マスター・スレーブラッチ（ＭＳ
、 ＳＬ）から受け側マスターラッチ（ＭＳ）への伝送
が同相クロックで行っているのと等価となり、容易にレ
ーシングを防止できる効果がある。
式は、受け側マスターラッチ（ＭＳ）が、送り側マスタ
ー・スレーブラッチ（ＭＳ、 ＳＬ）のマスターラッチ
（ＭＳ）に対するセットクロック（Ａ）より位相が遅れ
たセットクロック（Ｂ）で動作するランチ間伝送方式に
おいて、送り側スレーブラッチ（ＳＬ）を、上記送り側
セットクロック（Ａ）と、受け側セットクロック（Ｂ）
との論理和をとったセットクロック（Ｃ）で動作させる
手段を設けることにより、受け側マスターラッチ（ＭＳ
）に対するセットクロックの位相遅れによって発生する
レーシングを抑止するようにしたものであるので、簡単
な論理回路で、送り側マスター・スレーブラッチ（ＭＳ
、 ＳＬ）から受け側マスターラッチ（ＭＳ）への伝送
が同相クロックで行っているのと等価となり、容易にレ
ーシングを防止できる効果がある。
第１図は本発明の一実施例を示した図。
第２図はノーマルクロックＡと、レイトクロックＢによ
るラッチ間伝送方式を示した図。 第３図は従来のラッチ間伝送方式う説明する図。 である。 図面において、 １は送り側マスターラッチ（ＭＳ） 。 ２は送り側スレーブラッチ（ＳＬ） 。 ３は受け側マスターラッチ（ＭＳ） 。 ＡはノーマルクロックＡ。 ＢはレイトクロックＢ。 Ｃはスレーブラッチ（ＳＬ）に対するセットクロック。 Ｔｏ、Ｔ、Ｔｚ、Ｔ−はセットクロックのタイミング。 をそれぞれ示す。
るラッチ間伝送方式を示した図。 第３図は従来のラッチ間伝送方式う説明する図。 である。 図面において、 １は送り側マスターラッチ（ＭＳ） 。 ２は送り側スレーブラッチ（ＳＬ） 。 ３は受け側マスターラッチ（ＭＳ） 。 ＡはノーマルクロックＡ。 ＢはレイトクロックＢ。 Ｃはスレーブラッチ（ＳＬ）に対するセットクロック。 Ｔｏ、Ｔ、Ｔｚ、Ｔ−はセットクロックのタイミング。 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 受け側マスターラッチ（ＭＳ）（３）が、送り側マスタ
ー・スレーブラッチ（ＭＳ、ＳＬ）（１、２）のマスタ
ーラッチ（ＭＳ）１に対するセットクロック（Ａ）より
位相が遅れたセットクロック（Ｂ）で動作するラッチ間
伝送方式であって、 上記送り側スレーブラッチ（ＳＬ）（２）を、上記送り
側セットクロック（Ａ）と、受け側セットクロック（Ｂ
）との論理和をとったセットクロック（Ｃ）で動作させ
る手段（４）を設けたことを特徴とするラッチ間伝送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009531A JPS62168415A (ja) | 1986-01-20 | 1986-01-20 | ラツチ間伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009531A JPS62168415A (ja) | 1986-01-20 | 1986-01-20 | ラツチ間伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62168415A true JPS62168415A (ja) | 1987-07-24 |
Family
ID=11722848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61009531A Pending JPS62168415A (ja) | 1986-01-20 | 1986-01-20 | ラツチ間伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62168415A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449313A (en) * | 1987-08-19 | 1989-02-23 | Anritsu Corp | Flip-flop |
| FR2635933A1 (fr) * | 1988-08-31 | 1990-03-02 | Bull Sa | Procede de transmission d'information sur une liaison bidirectionnelle et dispositif de mise en oeuvre de ce procede |
| JPH0275218A (ja) * | 1988-09-09 | 1990-03-14 | Fujitsu Ltd | 半導体集積回路装置 |
| WO1990004186A1 (en) * | 1988-10-12 | 1990-04-19 | Analog Devices, Inc. | Repetitive wave sampler |
| JPH03181098A (ja) * | 1989-12-08 | 1991-08-07 | Mitsubishi Electric Corp | フリップフロップ回路 |
-
1986
- 1986-01-20 JP JP61009531A patent/JPS62168415A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449313A (en) * | 1987-08-19 | 1989-02-23 | Anritsu Corp | Flip-flop |
| FR2635933A1 (fr) * | 1988-08-31 | 1990-03-02 | Bull Sa | Procede de transmission d'information sur une liaison bidirectionnelle et dispositif de mise en oeuvre de ce procede |
| JPH0275218A (ja) * | 1988-09-09 | 1990-03-14 | Fujitsu Ltd | 半導体集積回路装置 |
| WO1990004186A1 (en) * | 1988-10-12 | 1990-04-19 | Analog Devices, Inc. | Repetitive wave sampler |
| JPH03181098A (ja) * | 1989-12-08 | 1991-08-07 | Mitsubishi Electric Corp | フリップフロップ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5600824A (en) | Clock generating means for generating bus clock and chip clock synchronously having frequency ratio of N-1/N responsive to synchronization signal for inhibiting data transfer | |
| US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
| US5291528A (en) | Circuit for glitch-free switching of asynchronous clock sources | |
| US5335337A (en) | Programmable data transfer timing | |
| WO1997006491A1 (en) | Synchronizing logic avoiding metastability | |
| US5355397A (en) | Clock start up stabilization for computer systems | |
| CA2007644C (en) | Common bus control method | |
| US4317053A (en) | High speed synchronization circuit | |
| JPH0578849B2 (ja) | ||
| JPS62168415A (ja) | ラツチ間伝送方式 | |
| EP0225512B1 (en) | Digital free-running clock synchronizer | |
| US6021504A (en) | High-speed internal clock synchronizing method and circuit | |
| US6150861A (en) | Flip-flop | |
| US6255869B1 (en) | Method and apparatus for system resource negotiation | |
| JPH05336091A (ja) | バス通信システム | |
| JPH01302459A (ja) | 高速同期式データ転送方式 | |
| JPH1115783A (ja) | 同期回路 | |
| JPH0282812A (ja) | クロック切換方式 | |
| JPS6411980B2 (ja) | ||
| JPH01290013A (ja) | 非同期クロツク選択同期化回路 | |
| JPS59207724A (ja) | 入力回路 | |
| KR930007593Y1 (ko) | 장치간 데이타 입출력 인터페이스 회로 | |
| JPH0756645B2 (ja) | データ処理装置 | |
| JPH0232809B2 (ja) | ||
| JPH01140216A (ja) | クロック同期型システムにおけるクロック切替え制御方式 |