KR920003854B1 - 고속클럭 발생기 - Google Patents

Abstract

내용 없음.

Description

고속클럭 발생기

제 1 도는 공지의 직렬입력 직렬출력 시프트 레지스터의 블럭 구성도.

제 2 도는 본 발명의 고속클럭 발생기의 블럭 구성도.

제 3 도는 제 1 도에 도시된 고속클럭 발생기의 일예에 따른 상세 블럭도.

제 4 도는 제 3 도의 동작상태를 나타내는 주요부분의 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 고속클럭 발생기 2, 4, 6 : D형 플립플롭

3, 5 : 다중화기 7 : 익스클루시브 OR게이트

본 발명은 클럭 발생기에 관한 것으로, 특히 초고주파 디지틀회로에 사용되는 초고속도의 펄스나 펄스열을 정확한 시점에서 발생시키도록 한 고속클럭 발생기에 관한 것이다.

종래에는 클럭을 발생하는 장치를 타이머나 프로세스 또는 카운터 등을 사용하여 제작하여 저 속도 디지탈 회로에서 펄스를 발생시키도록 하였다. 그러나 상기와 같은 클럭발생 장치는 GHz대역의 빠른 동작속도를 갖는 초고주파 디지탈 회로에서 단일펄스나 펄스열을 발생시키는 장치로 이용할 수 없는 문제점이 있었다.

또한, 발생하기 위한 회로로서, 제 1 도에 도시된 바와 같이, 공지의 FIFO(Fist In First Out)시프트 레지스터를 사용되고 있는 바, 이러한 FIFO 시프트 레지스터는 에지 트리거(edge trigger) 플립플롭(2, 2a∼2n-1)이 직렬배열되어 있다.

즉, 상기 레지스터는 입력단(D)과 출력단(Q)이 연결되어 직렬로 N비트 만큼 구성하고, 각각의 클럭단자(Clock)에는 고속 또는 저속의 클럭신호가 인가되도록 한다. 그러므로 고속의 동작이 필요한 시스템의 입,출력 레지스터가 고속의 입, 출력 버퍼로 동작하기 위하여는 클럭단자에 인가되는 구동클럭을 고속으로 필요로 하는 주기 (N사이클)만큼 잘라서 공급하면 된다.

상기 공지의 FIFO시프트 레지스터는 고속처리 기능을 갖는 디지틀 회로에 사용될 수는 있으나, 입력된 클럭의 위상을 조절하여 펄스할당율(duty ration)을 제어할 수 없는 문제점이 있었다.

이에 따른 본 발명은 초고속도의 단일펄스 또는 펄스열을 정확한 시점에서 발생시킬 수 있을 뿐만 아니라 입력된 클럭의 위상을 조절할 수 있는 고속클럭 발생기를 제공하는 것을 그 목적으로 한다.

이를 위하여 본 발명의 고속클럭 발생기는 다수의 플립플립(Flipflop)과 다중화기(Multiplexer)로 이루어진 병렬입력 직렬출력 시프트 레지스터(Parallel Input Serial Output Shift Resister)로 구성하고, 입력되는 원천클럭 (Source Clock)들의 위상을 조절하여 펄스할당률(Daty ratio)의 제어가 가능하도록 하며, 클럭트리거로 원천클럭을 필요로 하는 주기수 만큼 잘라내도록 한 것을 특징으로 한다.

본 발명은 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.

제 2 도는 본 발명의 회로동작을 설명하기 위한 블럭을 나타낸 것으로, 원천클럭이 입력되는 고속클럭 발생기(1)에 클럭트리거를 입력시키면서 클럭출력의 타이밍점을 제어하도록 하고, 고속클럭 발생기(1)에서는 인가된 클럭의 위상을 조절하면서 필요한 주기인 N사이클의 원천클럭 형상으로 고속의 버퍼 구동용 클럭을 출력된다.

제 3 도는 본 발명의 일예에 의한 고속클럭 발생기(1)의 상세회로구성을 나타낸 것으로, 다수의 다중화기(mu1tiplexer)와 D형 플립플롭을 교호로 연결하되, 상기 다중화기 각각의 출력단(Q)이 상기 플립플롭의 입력단(D)과 접속되고, 아울러 상기 플립플릅의 출력단(Q)은 상기 다중화기의 제 1 입력단(A)으로 출력되도록 하는 직렬 구성을 갖는다.

즉, 본 발명의 고속클럭 발생기(1)는 상기 직렬구성을 병렬로 배열한 2단으로 구성되어서, 제 1 단의 플립플롭(4, 4a~4m)의 클럭단자에는 0원천 플럭이 인가되고, 제 2 단의 플립플롭(6, 6a~6m)의 클럭단자에는 상기 0원천 클럭보다 위상이 180°가 다른 180원천클럭이 인가된다. 그리고 상기 제 1 단 및 제 2 단에서 각각 처음의 다중화기 (3), (5)의 제 1 입력단(A)과 제 2 입력단(B)에는 "0"의 값을 갖는 전원(Vss)이 인가되고, 다음의 다중화기 (3a)… (3m), (5a)…(5m)의 제 2 입력단(B)에는 "1"의 값을 갖는 전원(Vdd)가 인가되도록 연결한다. 그리고, 상기 제 1 단 및 제 2 단 구성에서 마지막 D형 플립플롭(4m), (6m)의 출력단(Q)은 익스클루시브 OR게이트(7)로 입력되도록 하여, 이의 출력단에서 형성된 클럭이 출력되도록 한다.

아울러, 입력되는 클럭 트리거는 제 1 단 및 제 2 단 구성에서의 다중화기의 선택단자(S)에 동시에 인가된다. 그러므로 제 4 도에 파형으로 도시된 바와 같이, 다중화기의 다중화 신호인 클럭트리거가 논리적으로, "1"상태인 경우에는, 다중기화기 (3), (3a)…(3m), (5), (5a)…(5m)이 제 2 입력단(B)을 선택하여 0원천클럭이나 180원천클럭의 상승시간에 전원(Vss)이 나타내는 논리적 "0"인 상태와, 전원(Vdd)이 나타내는 논리적 "1"인 상태를 D형 플립플롭(4), (4a)…(4m), (6), (6a)…(6m)에 인입시킨다. 그러나 클럭트리거나 논리적으로 "0"인 상태로 변환되면, 다중화기(3), (3a)…(3m), (5), (5a)…(5m)의 제 1 입력단(A)을 선택하면서, D형 플립플롭(4), (4a)…(4m), (6), (6a)…(6m)에 인입된 "0"과 "1"상태가 0원천클럭과 180원천클럭의 상승순간에 D형 플립플롭(4m)의 출력(OUTTa)과 D형 플립플롭(am)의 출력 (OUTb)에서는 0원천클럭과 180원천클럭의 1/2주기만큼의 위상차를 가지고 출력한다. 그리고 그 출력은 익스클루시브 OR게이트(7)로 입력되어 체배되면서 원천클럭의 N주기를 형성된 클럭으로 출력된다.

이러한 제 1 단 및 제 2 단 구성에서 입출력되는 신호의 파형과, 상기 익스클루시브 OR게이트(7)의 출력파형은 제 4 도에 도시되어 있다.

상기 제 1 단 및 제 2 단 구성에서 각각 입력되는 0원천클럭과 180원천클럭의 위상하는 180°를 갖고 있기때문에 최종적으로 출력하는 클럭은 그 펄스할당율이 50%가 된다. 따라서, 상기 원천클럭의 위상차에 따라 최종적으로 출력하는 신호의 위상이 조절될 수 있다.

따라서 본 발명의 다수의 플립플롭과 다중화기로 이루어진 병렬입력 직렬출력 시프트 레지스터와 익스클루시브 OR 게이트로 구성함으로서 원천클럭의 필요로 하는 주기수(a number of clock cycle)만큼을 잘라낼 수 있도록 하여 초고속도의 단일 펄스 또는 펄스열을 정확한 시점에서 발생시킬 수 있다.

Claims (1)

1. 다중화기 출력단이 플립플롭의 입력단에 연결되고, 플립플롭의 출력단이 다중화기의 제 1 입력단에 연결되도록 복수의 다중화기(3, 3a~3m)와 복수의 D형 플립플롭(4, 4a~4m)이 각각 교호적으로 접속하되, 클럭트리거가 상기 다중화기(3, 3a~3m)의 선택단자에 인가되고, 상기 다중화기 중 처음의 다중화기(3)의 제 1 입력단 및 제 2 입력단에는 0전위가 인가되며, 기타의 다중화기(3a~3m)의 제 2 입력단에는 1전위가 인가되게 하고, 상기 플립플롭(4, 4a~4m)의 클럭단자에는 0원천클럭이 인가되게 한 제 1 단 구성과, 상기 제 1 단 구성과 동일한 구성을 갖되, 상기 0원천클럭과 위상이 상이한 원천클럭이 플립플롭의 클럭단자에 인가되도록 한 제2단 구성과, 상기 제 1 단 및 제 2 단 구성에서 출력된 신호를 재배하는 익스클루시브 OR 게이트(7)로 구성하여서 상기 제 1 단 구성과 제 2 단 구성에 제공하는 원천클럭의 위상을 다르게 하여 입력되는 펄스의 위상을 조절하게 하는 것을 특징으로 하는 고속클럭 발생기.

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