KR930008943B1

KR930008943B1 - 펄스발생회로

Info

Publication number: KR930008943B1
Application number: KR1019910000490A
Authority: KR
Inventors: 이동훈
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-01-15
Filing date: 1991-01-15
Publication date: 1993-09-17
Also published as: KR920015712A

Abstract

내용 없음.

Description

펄스발생회로

제 1 도는 본 발명의 이동 레지스터 회로 구성도.

제 2 도는 본 발명에 따른 제어신호 발생회로 구성도.

제 3 도는 본 발명에 따른 진리표.

* 도면의 주요부분에 대한 부호의 설명

FF₀~FF₅: 플립플롭 G₀~G₃: 낸드게이트

G₄: 앤드게이트 G₅: 인버터

본 발명은 칩(Chip)내부의 펄스를 발생시키는 회로에 관한 것으로, 특히 칩 내부의 펄스(Pulse)를 선택적으로 발생시킬 필요가 있는 회로에 적당하도록 한 펄스발생회로에 관한 것이다.

본 발명 펄스발생회로는 제 1 도의 이동 레지스터(Shift Register)회로와 제 2의 제어신호 발생회로로 구성한 것으로, 상기 이동 레지스터 회로는 네가티브 클리어단(CD)을 갖는 포지티브 엣지 트리거 플립플롭(Positive Edge Triggered Flip-Flop) (FF₀)의 출력(QN₀)과 클리어신호(CLR)를 반전시킨 인버터(G₅)의 출력(

)을 앤드게이트(G₄)에서 조합한 후 그 신호를 포지티브 클리어단(CDN)에 리세트신호(RST)가 접속된 포지티브 엣지 트리거 플립플롭(FF₄)의 입력단(D₄)에 접속시키고 그 플립플롭(FF₄)의 출력(Q₄)을 상기 인버터(G₅)의 출력(

)이 네가티브 클리어단(CDN)에 공통 접속된 플립플롭(FF₃, FF₂, FF₁, FF₀)의 각 입력단에 순차적으로 직렬 접속함과 아울러 클럭(CLK)을 클럭단(CK)에 공통 접속하여 구성하고, 상기 제어신호 발생회로는 선택신호와 플립플롭의 출력(S₀, Q₃, QN₄) (S₁, Q₂, QN₃) (S₂, Q₁, QN₂)이 각기 접속된 낸드게이트(G₀, G₁, G₂)의 출력을 낸드게이트(G₃)의 입력단에 각기 접속하여 그 낸드게이트(G₃)의 출력을 클리어신호(CLR)로 출력함과 아울러 클럭(CLK)이 클럭단(CK)에 접속된 플립플롭(FF₅)의 입력단(D₅)에 접속하고 그 플립플롭(FF₅)의 출력단(Q₅)에서 펄스가 발생하게 구성한다.

이와 같이 구성한 본 발명의 동작 및 작용효과를 제 3 도를 참조하여 상세히 설명하면 다음과 같다.

제 1 도에 도시한 이동 레지스터 회로는 플립플롭(FF₄)의 리세트단(CD)에 접속된 리세트신호(RST)가 인에이블되면 그 플립플롭(FF₄)의 출력(Q₄)이 저전위가 되고 클럭(CLK)이 발생하면 플립플롭(FF₃~FF₀)의 출력(Q₃~Q₀)도 순차적으로 저전위가 되어 상기 플립플롭(FF₀)의 고전위 출력(QN₀)이 앤드게이트(G₄)의 일측 입력에 인가된다.

이때, 제 2 도에 도시한 제어신호 발생회로는 저전위인 플립플롭(FF₃)(FF₂)(FF₁)의 출력(Q₃)(Q₂)(Q₁)이 입력된 낸드게이트(G₀)(G₁)(G₂)가 고전위신호를 각기 출력하여 그 낸드게이트(G₀~G₂)의 출력이 인가된 낸드게이트(G₃)가 저전위인 클리어신호(CLR)를 출력하고 그 저전위인 클리어신호(CLR)를 입력받은 인버터(G₅)가 고전위인 반전신호(

)를 일측 입력에 고전위인 플립플롭(FF₀)의 출력(QN₀)이 인가된 앤드게이트(G₄)의 타측 입력에 출력함으로 그 앤드게이트(G₄)는 고전위신호를 플립플롭(FF₀)의 입력단(D₄)에 출력하게 된다.

이에 따라, 리세트신호(RST)가 디스에이블된 후 플립플롭(FF₄~FF₀)은 클럭(CLK)에 동기되어 출력신호(Q₄~Q₀)의 레벨이 순차적으로 변하는 이동 레지스터 회로로 동작하는데 제 2 도에 도시한 제어신호 발생회로의 선택신호(S₀~S₂)의 레벨을 스테이지 설정에 따라 소정 시간마다 변화시켜 클리어신호(CLR)의 레벨을 변화시킴으로써 스테이지(0)에서 스테이지(8)까지, 스테이지(0)에서 스테이지(7)까지, 스테이지(0)에서 스테이지(8)까지 혹은 스테이지(0)에서 스테이지(9)까지의 이동 레지스터로 동작한다.

즉, 스테이지(0)에서 스테이지(6)까지 변하는 이동 레지스터를 만들때 선택신호(S₁)(S₂)는 계속 저전위상태를 유지하고 선택신호(S₀)는 스테이지(6)에 도달할때마다 고전위상태로 함으로써 낸드게이트(G₃)의 출력인 클리어신호(CLR)를 고전위로 발생시켜 플립플롭(FF₅)의 출력펄스(Q₅)가 클럭(CLK)이 7번 바뀔때마다 한번씩 변하게 한다.

또한, 스테이지(0)에서 스테이지(7)까지 변하는 이동 레지스터의 경우 선택신호(S₁)를 스테이지(7)에 도달할때마다 변화시켜 클럭(CLK)이 8번 바뀔때마다 출력펄스(Q₅)의 레벨을 한번씩 변화시키고, 스테이지(0)에서 스테이지(8)까지 변하는 이동 레지스터의 경우 선택신호(S₂)를 스테이지(8)에서 변화시켜 클럭(CLK)이 9번 바뀔때마다 출력펄스(Q₅)의 레벨을 한번씩 변화시킨다.

그리고, 선택신호(S₀~S₂)를 항상 저전위로 하여 클리어신호(CLR)를 반전시킨 인버터(G₅)의 출력(

)이 항상 저전위일 때 제 1 도 이동 레지스터 회로는 제 3 도의 진리표에 도시한 바와 같이 스테이지(0)에서 스테이지(9)까지 변화시키게 된다.

상기의 동작을 간략히 설명하면 낸드게이트(G₀)는 제 3 도인 진리표의 스테이지(6)에 표시된 두개의 플립플롭(FF₄)의 출력(QN₄)과 플립플롭(FF₃)의 출력(Q₃)을 이용하여 제 1 도의 이동 레지스터 회로가 스테이지(6)에 도달하면 선택신호(S₀)에 따라 값이 변하게 되고, 낸드게이트(G₁)는 스테이지(7)에 도달하면 선택신호(S₁)에 따라 값이 변하게 되고, 낸드게이트(G₂)는 스테이지(8)에 도달하면 선택신호(S₂)에 따라 값이 변하게 된다.

본 발명은 제 1 도의 디플립플롭(D Flip-Flop)을 이용한 5비트의 이동 레지스터 회로에 디플립플롭을 부가하여 직렬 접속하고 제 2 도의 제어신호 발생회로에 낸드게이트를 부가하여 병렬 접속한 후 디플립플롭의 출력을 접속함에 따라 임의의 비트에 대한 펄스를 출력하도록 회로를 확장할 수 있다.

상기에서 상세히 설명한 바와 같이 본 발명의 펄스발생회로는 칩(Chip)내부에서 필요로 하는 타이밍신호를 선택적으로 사용할 수 있게 하여 응용범위가 넓어지는 효과가 있다.

Claims

플립플롭(FF₄~FF₀)의 클럭단자(CK)에 클럭신호(CLK)를 공통 접속함과 아울러 그 각 출력단자(Q₄)(Q₃)(Q₂)(Q₁)를 각 입력단자(D₃)(D₂)(D₁)(D₀)에 각기 접속하고 클리어신호(CLR)를 반전시킨 인버터(G₅)의 출력(
)을 상기 플립플롭(FF₃~FF₀)의 클리어단자(CDN)에 공통 접속함과 아울러 일측 입력에 상기 플립플롭(FF₀)의 출력(QN₀)이 접속된 앤드게이트(G₄)의 타측 입력에 접속하여 그 앤드게이트(G₄)의 출력을 상기 플립플롭(FF₄)의 입력단(D₄)에 접속하며 선택신호(S₀)와 상기 플립플롭(FF₃)(FF₄)의 출력(Q₃)(QN₄)을 낸드게이트(G₀)의 입력에 접속하고 선택신호(S₁)와 상기 플립플롭(FF₂)(FF₃)의 출력(Q₂)(QN₃)을 낸드게이트(G₁)의 입력에 접속하며 선택신호(S₂)와 상기 플립플롭(FF₁)(FF₂)의 출력(Q₁)(QN₂)을 낸드게이트(G₂)의 입력에 접속하여 상기 낸드게이트(G₀)(G₁)(G₂)의 출력이 인가된 낸드게이트(G₃)에서 클리어신호(CLR)를 출력함과 아울러 클럭(CLK)에 동기된 펄스를 출력하는 플립플롭(FF₅)의 입력단(D₅)에 접속하여 구성함을 특징으로 하는 펄스발생회로.
제 1 항에 있어서, 이동 레지스터 회로는 플립플롭을 직렬로 부가하고 제어신호 발생회로는 낸드게이트를 병렬로 부가하여 상기 플립플롭의 출력을 접속함으로써 확장 가능하게 구성함을 특징으로 하는 펄스발생회로.